Zusätzliche Uplinks in der Intel C620-Systemlogikarchitektur

In der Architektur von x86-Plattformen entstanden zwei Streams, die sich gegenseitig ergänzten. Gemäß einer Version ist es notwendig, die Integration in einen einzelnen Chip von Rechen- und Steuerungsressourcen voranzutreiben. Der zweite Ansatz ist die Verteilung der Verantwortlichkeiten: Der Prozessor ist mit einem produktiven Bus ausgestattet, der ein peripheres skalierbares Ökosystem bildet. Es bildet die Grundlage für die Intel C620-Systemlogiktopologie für High-Level-Plattformen.

Der grundlegende Unterschied zum vorherigen Intel C610-Chipsatz besteht darin, den Kommunikationskanal des Prozessors mit den Peripheriegeräten, die Teil des PCH-Chips sind, durch die Verwendung von PCIe-Verbindungen zusammen mit dem herkömmlichen DMI-Bus zu erweitern.



Schauen wir uns die Innovationen der Intel Lewisburg South Bridge genauer an: Welche evolutionären und revolutionären Ansätze haben ihre Fähigkeiten in der Kommunikation mit Prozessoren erweitert?

Evolutionäre Veränderungen in der Kommunikation CPU-PCH

Im Rahmen des evolutionären Ansatzes erhielt der Hauptkommunikationskanal zwischen der CPU und der Südbrücke, der DMI-Bus (Direct Media Interface), Unterstützung für den PCIe x4 Gen3-Modus mit einer Leistung von 8,0 GT / S. Zuvor kommunizierten im Intel C610 PCH die Prozessor- und Systemlogik im PCIe x4 Gen 2-Modus mit einer Bandbreite von 5,0 GT / S.



Vergleich der Systemlogikfunktionalität von Intel C610 und C620

Beachten Sie, dass dieses Subsystem viel konservativer ist als die integrierten Prozessor-PCIe-Ports, die normalerweise zum Verbinden von GPUs und NVMe-Laufwerken verwendet werden, bei denen PCIe 3.0 seit langem verwendet wird und der Übergang zu PCI Express Gen4 geplant ist.

Revolutionäre Veränderungen in der Kommunikation CPU-PCH

Zu den revolutionären Änderungen gehört die Hinzufügung neuer PCIe-Kommunikationskanäle CPU-PCH, die als zusätzliche Uplinks bezeichnet werden. Physikalisch sind dies zwei PCI Express-Ports, die im PCIe x8 Gen3- und PCIe x16 Gen3-Modus betrieben werden. Beide sind 8,0 GT / S.



Für das Zusammenspiel von CPU und Intel C620 PCH werden 3 Busse verwendet: DMI und zwei PCI Express-Ports

Warum mussten Sie die vorhandene Kommunikationstopologie mit dem Intel C620 überarbeiten? Erstens können bis zu 4x 10-GbE-Netzwerkcontroller mit RDMA-Funktionalität in PCH integriert werden. Zweitens ist eine neue und schnellere Generation von QAT-Coprozessoren (Intel QuickAssist Technology) für die Verschlüsselung des Netzwerkverkehrs und den Austausch mit dem Speichersubsystem verantwortlich und bietet Hardwareunterstützung für Komprimierung und Verschlüsselung. Und schließlich der "Motor der Innovation" - der Innovationsmotor , der nur OEMs zur Verfügung stehen wird.

Skalierbarkeit und Flexibilität

Eine wichtige Eigenschaft ist die Möglichkeit, optional nicht nur die PCH-Verbindungstopologie auszuwählen, sondern auch die Prioritäten der internen Ressourcen des Chips beim Zugriff auf Hochgeschwindigkeitskommunikationskanäle mit dem / den Zentralprozessor (en). Darüber hinaus wird im speziellen EPO-Modus (EndPoint Only Mode) die PCH-Verbindung im Status eines normalen PCI Express-Geräts mit 10 GbE- und Intel QAT-Ressourcen ausgeführt. Gleichzeitig sind die klassische DMI-Schnittstelle sowie eine Reihe von im Diagramm schwarz dargestellten Legacy-Subsystemen deaktiviert.



Interne Architektur von Intel C620 PCH

Theoretisch ermöglicht dies die Verwendung von mehr als einem Intel C620 PCH-Chip im System, wodurch die Funktionalität von 10 GbE und Intel QAT gemäß den Leistungsanforderungen skaliert wird. Gleichzeitig können Legacy-Funktionen, die nur in einer einzigen Kopie benötigt werden, nur auf einem der installierten PCH-Chips aktiviert werden.

Das letzte Wort im Design gehört also dem Plattformentwickler, der sowohl auf der Grundlage von technologischen als auch von Marketingfaktoren entsprechend der Positionierung jedes einzelnen Produkts handelt.