Extraña síntesis cuando se trabaja con FPGA

Hoy en día, hay dos de los lenguajes de descripción de hardware más comunes: Verilog / SystemVerilog y VHDL. Los lenguajes de descripción de hardware en sí mismos son medios bastante universales, pero ¿es este siempre el caso? ¿Y de qué puede depender la "no universalidad" del lenguaje de descripción de hardware?

La idea de escribir este artículo surgió durante la síntesis de un proyecto en diferentes entornos de desarrollo, como resultado de lo cual se obtuvieron resultados diferentes. Dado que el módulo fuente es bastante voluminoso, se escribió un módulo de prueba de un volumen más pequeño para demostrar los resultados, pero cuya síntesis causó las mismas advertencias / errores. Se utilizó un registro de 4 bits con reinicio asíncrono como módulo de prueba, y se eligieron Libero SoC 18.1, Quartus Prime 17.1, Vivado 2017.4.1 como entornos de desarrollo.

Primero, se presenta una variante para describir dicho módulo en el lenguaje Verilog, cuyo texto es percibido correctamente por los entornos de desarrollo seleccionados:

module test1 ( input clk, input arst, input [3:0] data, output reg [3:0] q ); always @( posedge clk or negedge arst ) begin if ( ~ arst ) begin q <= 4'h0 ; end else begin q <= data ; end end endmodule 

Como resultado de la síntesis de este módulo, se obtuvieron los siguientes esquemas:

1. Libero SoC v11.8
   
   
   test1 Libero SoC

   
   
2. Quartus Prime 17.1
   
   
   prueba1 cuarto de prima

   
   
3. Vivado 2017.4.1
   
   
   test1 vivado

   
   

En todos los circuitos sintetizados para la prueba 1, los disparadores D se usaron con una entrada de reinicio inverso (Quartus Prime) o con la adición de un inversor (VERIFIC_INV en el caso de Libero SoC y LUT1 en el caso de Vivado).

¿Será diferente el circuito sintetizado si se cambia la verificación de estado del reinicio asíncrono? Para hacer esto, cambie el texto del módulo test1 a la descripción del módulo test2:

 module test2 ( input clk, input arst, input [3:0] data, output reg [3:0] q ); always @(posedge clk or negedge arst) begin if (arst) begin q<=data; end else begin q<=4'h0; end end endmodule 

Se puede suponer que la síntesis del módulo test2 no debería diferir de la síntesis del módulo test1, ya que las lógicas de la descripción de ambos módulos no se contradicen entre sí. Sin embargo, la síntesis del módulo test2 condujo a los siguientes resultados:

1. Libero SoC v11.8
   El circuito se sintetizó, pero el siguiente mensaje de advertencia "Borde y condición no coinciden (CG136)" apareció en los mensajes. Esta advertencia indica un desajuste de la lista de sensibilidad y la verificación de la condición de reinicio. Sin embargo, el circuito sintetizado no es diferente del módulo test1.
   
   
   test2 Libero SoC

   
   
2. Quartus Prime 17.1
   
   La síntesis del circuito falló con el error:
   
   "Error (10200): error de la declaración condicional de Verilog HDL en test2.v (10): no se pueden hacer coincidir los operandos en la condición con los bordes correspondientes en el control de eventos de cierre de la construcción siempre". El texto del error es similar a la advertencia emitida por Libero SoC.
3. Vivado 2017.4.1
   
   La síntesis del circuito se realizó con la advertencia:
   
   "[Sintetizador 8-5788] Registrar q_reg en la prueba del módulo tiene tanto Establecer como restablecer con la misma prioridad. Esto puede causar desajustes de simulación. Considere reescribir el código ["/home/vlasovdv0111/project_1/project_1.srcs/sources_1/new/test2.v":10]". Similar a Libero SoC y Quartus Prime, se emitió una advertencia similar. Además, la advertencia decía sobre la posible discrepancia entre los resultados del modelado y el trabajo en el hardware, como resultado de lo cual se propuso reescribir el código del módulo.
   
   
   test2 vivado

   
   

Después de describir los módulos test1 y test2, surgió la idea de verificar qué sucedería si sintetizamos el siguiente código:

 module test3 ( input clk, input arst, input [3:0] data, output reg [3:0] q ); always @(posedge clk or negedge arst) begin if (arst) begin q<=4'h0; end else begin q<=data; end end endmodule 

La descripción de dicho registro no es lógica, ya que el reinicio de los activadores en este caso ocurre cuando la línea de reinicio está inactiva.

Los resultados de la síntesis fueron los siguientes:

1. Libero SoC v11.8
   
   La síntesis del circuito no se realizó con el error: "La lógica para q [3: 0] no coincide con un flip-flop estándar (CL123)", por lo que se niega a sintetizar el circuito, citando la ausencia del tipo de disparadores necesarios para la síntesis.
2. Quartus Prime 17.1
   
   El circuito no se sintetizó con el siguiente error: "Error (10200): error de declaración condicional HDL de Verilog en test3.v (9): no puede hacer coincidir operando (s) en la condición con los bordes correspondientes en el control de evento de cierre de la construcción siempre" . El texto de este error no difiere del texto de error para el módulo test2.
3. Vivado 2017.4.1
   
   El esquema fue sintetizado sin errores:
   
   
   test3 vivado

   
   

Sin embargo, qué sucederá si describimos un módulo en el que la lista de sensibilidad no contradiga la verificación de la condición de reinicio, pero los disparadores se reinician cuando la línea de reinicio está inactiva, como en el caso de la descripción del módulo test3. La descripción de dicho módulo test4 es la siguiente:

 module test4 ( input clk, input arst, input [3:0] data, output reg [3:0] q ); always @( posedge clk or negedge arst ) begin if ( ~ arst ) begin q <= data ; end else begin q <= 4'h0 ; end end endmodule 

Durante la síntesis, se obtuvieron los siguientes resultados:

1. Libero SoC v11.8
   
   La síntesis del circuito se realizó con la advertencia:
   
   "Señal encontrada identificada como reloj del sistema que controla 4 elementos secuenciales, incluido q_1 [3]. El uso de este reloj, que no tiene una restricción de tiempo específica, puede afectar negativamente el rendimiento del diseño. (MT532) ".
   
   
   test4 Libero SoC

   
   
2. Quartus Prime 17.1
   
   Como resultado de la síntesis del circuito, se recibieron advertencias:
   
   «Warning (13004): Presettable and clearable registers converted to equivalent circuits with latches. Registers power-up to an undefined state, and DEVCLRn places the registers in an undefined state.
Warning (13310): Register "q[0]~reg0" is converted into an equivalent circuit using register "q[0]~reg0_emulated" and latch "q[0]~1"
Warning (13310): Register "q[1]~reg0" is converted into an equivalent circuit using register "q[1]~reg0_emulated" and latch "q[1]~1"
Warning (13310): Register "q[2]~reg0" is converted into an equivalent circuit using register "q[2]~reg0_emulated" and latch "q[2]~1"
Warning (13310): Register "q[3]~reg0" is converted into an equivalent circuit using register "q[3]~reg0_emulated" and latch "q[3]~1"»

   Todas las advertencias descritas anteriormente corresponden al hecho de que se usaron pestillos en lugar de disparadores.
   
   
   prueba 4 cuartos primos

   
   
3. Vivado 2017.4.1
   
   El circuito fue sintetizado con una advertencia:
   
   "[Sintetizador 8-5788] Registrar q_reg en la prueba del módulo tiene tanto Establecer como restablecer con la misma prioridad. Esto puede causar desajustes de simulación. Considere reescribir el código ["/home/vlasovdv0111/project_1/project_1.srcs/sources_1/new/test.v":11]". El texto de este error repite el texto de error para el módulo test2.
   
   
   test4 vivado

   
   

De todos los experimentos descritos, se pueden sacar las siguientes conclusiones:

1. El lenguaje Verilog es un lenguaje de descripción de hardware universal, cuyas limitaciones son las capacidades de los propios entornos de desarrollo;
2. Para la correcta descripción del equipo, es necesario conocer la sintaxis del lenguaje, así como analizar las listas de advertencias y errores que ocurren en cada etapa de la construcción del proyecto.