Le consortium CXL a
introduit une nouvelle norme ouverte - Compute Express Link (
CXL ). Il aidera à organiser la communication à haut débit entre le processeur et d'autres périphériques - GPU, FPGA et mémoire. CXL 1.0 est basé sur l'interface PCIe 5.0, qui
devrait être spécifiée
cette année . Parlons des détails techniques et des analogues de la solution.
/ Wikimedia / CINECA / CC BYPourquoi aviez-vous besoin d'une nouvelle norme
Le besoin de traitement et de cryptage de gros volumes de données, le développement de systèmes d'IA et d'algorithmes MO ont conduit à une augmentation de la popularité des solutions hétérogènes. Dans ces derniers, les processeurs à usage général fonctionnent avec des accélérateurs - processeurs graphiques, FPGA et ASIC. Chaque composant est spécialisé dans une tâche spécifique, ce qui améliore les performances du système.
Lors du traitement de grandes quantités de données (par exemple, dans des centres de données), les canaux d'échange d'informations entre composants hétérogènes deviennent parfois un «goulot d'étranglement». Pour
minimiser les retards , le consortium CXL (qui comprend des fournisseurs de cloud et des développeurs d'équipements de centre de données) a introduit la norme Compute Express Link.
Que sait-on de la norme
Il est basé sur l'interface PCI Express 5.0, conçue pour connecter les composants du serveur. Cela signifie que la norme prendra en
charge la bande passante entre les éléments informatiques jusqu'à 128 Go / s sur 16 lignes. Dans ce cas, un codage économique 128b / 130b,
implémenté dans PCI Express 3.0, sera utilisé.
Schématiquement, la connexion peut être représentée comme suit:
CXL
a trois méthodes d'interface. Le premier est le mode d'E / S pour la transmission des commandes et la mise à jour des états des périphériques. Le second est le protocole de mémoire pour le partage de RAM entre l'hôte et l'accélérateur. La troisième est une interface qui assurera la cohérence de la mémoire.
Ce que nous écrivons sur un blog d'entreprise:
Potentiel et inconvénients
Le bus PCIe 5.0 est spécialement conçu pour résoudre les problèmes qui nécessitent un débit maximal - en travaillant avec des processeurs graphiques, des technologies de réseau et des systèmes très chargés. Par conséquent, les développeurs de CXL s'attendent à ce que la nouvelle norme soit demandée par les instituts d'apprentissage automatique et les opérateurs de centres de données. Étant donné que la technologie est «
affûtée » pour les GPU, FPGA, ASIC et autres accélérateurs, elle ne sera probablement pas utilisée dans l'architecture des PC des utilisateurs.
La communauté informatique est d'avis que la nouvelle norme risque de ne pas être largement adoptée. Puisqu'il existe
suffisamment de normes et de spécifications similaires dans l'industrie, par exemple, CCIX et GenZ (nous en parlerons ci-dessous). Une large adaptation de la norme peut être entravée par le modèle de sa distribution. Bien que Compute Express Link soit une norme ouverte, seuls les
membres du consortium ont accès à ses spécifications complètes. Et bien qu'il ne soit pas clair s'ils se feront concurrence sur le marché après la sortie.
/ Wikimedia / BiomedNMR / CC BY-SANormes similaires
Comme nous l'avons mentionné ci-dessus, CXL a plusieurs analogues, dont GenZ et CCIX.
La spécification de bus GenZ,
appelée «successeur possible de PCIe», a été
publiée en février 2018. Une cinquantaine de grandes entreprises informatiques ont participé à son développement. L'objectif de la création de la norme ne diffère pas des objectifs de CXL - augmenter la vitesse d'échange de données entre le processeur, la mémoire et les cartes graphiques.
Les représentants du consortium
soutiennent que Gen-Z contourne la limitation de communication point à point
présente dans PCIe et accède directement à la mémoire. La spécification est déjà prête et
est dans le domaine public sur le site Web du consortium.
CCIX est un autre
consortium qui
comprend d' éminentes sociétés. La première
spécification de la norme du même nom a
été publiée à l'été 2018. Elle est basée sur PCIe 4.0, ce qui permet d'atteindre un débit de 25 Go / s.
Le concept d'architecture basé sur la première spécification CCIX a déjà été implémenté par Xilinx sur sa
puce Versal FPGA . Dans un avenir proche, d'autres acteurs du marché prévoient également d'introduire CCIX, certains d'entre eux ayant déjà
soumis des implémentations de test.
L'avenir de la norme
Au moins deux consortiums sont déjà en
avance sur CXL en termes de vitesse de développement des spécifications. Cependant, il est possible que les avantages de la norme PCIe 5.0 aident CXL à devancer la concurrence et à devenir la norme de l'industrie pour les fabricants de processeurs et de systèmes hétérogènes. Les appareils basés sur cette technologie
aideront à accélérer le travail avec les données dans le centre de données et le cloud, et trouveront une application dans le développement de systèmes d'IA et de solutions HPC.
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