🛎️ 👨🏼‍🔬 👩🏾‍🎨 इंटेल ने टिक-टू-टैक रणनीति को छोड़ दिया 😰 👳🏿 🤟🏻

अब प्रोसेसर "प्रक्रिया-वास्तुकला-अनुकूलन" चक्र करेंगे

500 से अधिक शेयरधारकों के स्वामित्व वाली संपत्ति में 10 मिलियन डॉलर से अधिक की सार्वजनिक कंपनी के रूप में, इंटेल ने अमेरिकी प्रतिभूति और विनिमय आयोग को वार्षिक 10-K रिपोर्ट प्रदान की है । 150 पन्नों के दस्तावेज में विशेष रुचि पृष्ठ 14 की है, जिस पर इंटेल स्वीकार करता है कि वह नई प्रक्रिया-वास्तुकला-अनुकूलन अवधारणा के पक्ष में टिक-टू-टैक रणनीति को छोड़ रहा है।

टिक-टॉक एक माइक्रोप्रोसेसर विकास मॉडल है जिसका उपयोग इंटेल 2007 से कर रहा है। निश्चित अंतराल पर, तकनीक आपको बोर्ड पर तत्वों के आकार को कम करने की अनुमति देती है, जिससे बिजली की खपत कम हो जाती है और एक ही आकार की चिप पर बड़ी संख्या में ट्रांजिस्टर फिट होते हैं। यदि अधिक तत्वों को फिट करना संभव है, तो एक नया माइक्रोआर्किटेक्चर संभव है: नए कमांड जोड़े जाते हैं, काम के तर्क में सुधार होता है, विभिन्न तत्वों की संख्या बढ़ जाती है।

टिक-टू-डील रणनीति दो प्रक्रियाओं को विभाजित करती है। "टिक" पर ट्रांजिस्टर छोटे हो जाते हैं। माइक्रोआर्किटेक्चर में परिवर्तन होते हैं, लेकिन वे महत्वहीन हैं। "तो" का मतलब है कि बड़े उत्पादकता लाभ को प्राप्त करने के लिए एक नए माइक्रोआर्किटेक्चर का निर्माण, यानी बड़े, कभी-कभी मूलभूत परिवर्तन।

इंटेल लगभग 10 वर्षों से इस तरह के कदम उठा रहा है। उनमें से प्रत्येक को एक वर्ष से डेढ़ साल तक का समय लगता है। लेकिन हाल ही में, विनिर्माण प्रक्रिया को कम करना मुश्किल हो गया है। 22 से 14 नैनोमीटर पर स्विच करते समय , 6-9 महीने की देरी दिखाई दी। इस समय, वेफर्स से काम करने योग्य चिप्स के उत्पादन का प्रतिशत लागत पर स्वीकार्य स्तर तक बढ़ाना आवश्यक था। मूर का कानून, जो हर 24 महीने में एक चिप पर ट्रांजिस्टर की संख्या को दोगुना करने का वर्णन करता है, को समायोजित करना होगा।

भविष्य में, इसे 10 और फिर 7 और 5 नैनोमीटर में बदलने की योजना है। नए मोर्चे हासिल करने का मतलब है गहरी अल्ट्रावॉयलेट, स्व-संरेखित चौगुनी पैटर्निंग (SAQP) में लिथोग्राफी का संभावित उपयोग, III-V अर्धचालक, कार्बन नैनोट्यूब और ग्राफीन के पक्ष में सिलिकॉन की अस्वीकृति।

एक साल पहले की प्रस्तुति से स्लाइड ।

प्रतिभूति और विनिमय आयोग के लिए एक पेपर इंटेल के समग्र विकास पाठ्यक्रम को संबोधित करता है। कंपनी बताती है कि वर्तमान प्रक्रिया प्रौद्योगिकी के लिए कुल उत्पाद उपयोग का समय 14 नैनोमीटर और भविष्य में 10 एनएम तक बढ़ाया जाएगा। लेकिन नए उत्पाद लॉन्च की बाजार की गति जारी रहेगी। यह कैसे प्राप्त होगा? इंटेल इमेज देता है, जो इस पोस्ट में kat से पहले पोस्ट किया गया है। इसमें "टिक-टॉक" को कल की तकनीक कहा जाता है, और तीन-चरण चक्र "प्रक्रिया-वास्तुकला-अनुकूलन" (पीएओ) को वर्तमान वास्तविकता घोषित किया जाता है।

ब्रॉडवेल, 22-एनएम हसवेल के अनुयायी, ने 14 नैनोमीटर काम करने में मदद की। इंटेल की वर्तमान माइक्रोआर्किटेक्चर स्काइलेक है, जो कोर की छठी पीढ़ी है, "तो" 14nm प्रक्रिया प्रौद्योगिकी। इसके अनुयायी, कैबी लेक, भी 14nm होगा, लेकिन "छठी पीढ़ी के कोर प्रोसेसर परिवार पर महत्वपूर्ण प्रदर्शन सुधार" प्रदान करेगा।

300 नैनोमीटर के व्यास वाले प्लेटों पर लागू होने सहित गहरी पराबैंगनी में फोटोलिथोग्राफी के अध्ययन के लिए एएसएमएल के साथ दस्तावेज़ में उल्लिखित सहयोग से 10 नैनोमीटर तक पहुंचने में मदद मिल सकती है। इंटेल अभी भी बढ़त बनाए हुए है: 14 एनएम अगस्त 2014 में पेश किए गए थे, सैमसंग और टीएसएमसी ने बाद में खुद को खींच लिया।

14nm काबी झील इस साल जारी होने की उम्मीद है। वर्तमान योजनाओं के अनुसार, 10-नैनोमीटर केनोलेक माइक्रोऑर्किटेक्चर पर उत्पाद 2017 में दिखाई देने चाहिए। तीन-चरण चक्र में, अंतिम उपयोगकर्ता के लिए स्पष्ट लाभ देखना आसान है: एक ही मदरबोर्ड दो या अधिक पीढ़ियों के उत्पादों के लिए उपयुक्त हो सकता है।

इंटेल ने टिक-टू-टैक रणनीति को छोड़ दिया

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