🐥 🛶 🤴🏿 प्रोसेसर कैशिंग के लिए एक नया दृष्टिकोण 💧 🧙🏾 😶

अधिकांश आधुनिक डेस्कटॉप कंप्यूटरों पर चिप्स में चार कोर होते हैं, लेकिन चिप निर्माताओं ने पहले ही छह कोर को अपग्रेड करने की योजना की घोषणा की है, और 16-कोर प्रोसेसर उच्च-प्रदर्शन सर्वरों के लिए असामान्य नहीं हैं।

अधिक कोर, एक साथ काम करते समय सभी कोर के बीच स्मृति आवंटन की समस्या अधिक होती है। कोर की संख्या में वृद्धि के साथ, डेटा प्रोसेसिंग के दौरान कोर के प्रबंधन में समय की हानि को कम करने के लिए यह अधिक से अधिक लाभदायक होता जा रहा है - क्योंकि डेटा विनिमय दर प्रोसेसर की गति और मेमोरी में डेटा प्रसंस्करण की गति से पीछे है। आप शारीरिक रूप से किसी और के तेज़ कैश की ओर रुख कर सकते हैं, या आप अपनी धीमी गति का उपयोग कर सकते हैं, लेकिन डेटा ट्रांसफर समय पर बचा सकते हैं। कार्य इस तथ्य से जटिल है कि कार्यक्रमों द्वारा मांगी गई स्मृति की मात्रा स्पष्ट रूप से प्रत्येक प्रकार के कैश आकार के अनुरूप नहीं है।

केवल बहुत ही सीमित मात्रा में मेमोरी शारीरिक रूप से संभव के रूप में प्रोसेसर के करीब स्थित हो सकती है - स्तर L1 का एक प्रोसेसर कैश, जिसकी मात्रा बहुत कम है। मैसाचुसेट्स इंस्टीट्यूट ऑफ टेक्नोलॉजी के कंप्यूटर साइंस एंड आर्टिफिशियल इंटेलिजेंस लेबोरेटरी के शोधकर्ता डैनियल सांचेज, पो-एन त्साइ और नाथन बेकमैन ने कंप्यूटर को सिखाया कि किस तरह के कार्यक्रमों के लचीले पदानुक्रम को फिट करने के लिए विभिन्न प्रकार की मेमोरी को कॉन्फ़िगर किया जाए। वास्तविक समय। नई प्रणाली, जिसे जेंगा कहा जाता है, स्मृति में प्रोग्राम एक्सेस की आवृत्ति और आवृत्ति का विश्लेषण करती है और संयोजन दक्षता और ऊर्जा बचत प्रदान करने वाले 3 प्रकार के प्रोसेसर कैश में से प्रत्येक की शक्ति को पुनर्वितरित करती है।

शुरुआत करने के लिए, शोधकर्ताओं ने एकल-कोर प्रोसेसर के लिए कार्यक्रमों पर काम करने में स्थिर और गतिशील मेमोरी के संयोजन के साथ प्रदर्शन में वृद्धि का परीक्षण किया और प्राथमिक पदानुक्रम प्राप्त किया - जब संयोजन का उपयोग करना सबसे अच्छा है। 2 प्रकार की मेमोरी से या एक से। दो मापदंडों का मूल्यांकन किया गया था - प्रत्येक कार्यक्रम के संचालन के दौरान सिग्नल विलंब (विलंबता) और ऊर्जा की खपत। लगभग 40% कार्यक्रमों ने स्मृति के प्रकारों के संयोजन के साथ बदतर काम करना शुरू कर दिया, बाकी - बेहतर। तय किया गया है कि कौन से कार्यक्रम "जैसे" मिश्रित प्रदर्शन, और जो - स्मृति के आकार, शोधकर्ताओं ने अपने जेंगा प्रणाली का निर्माण किया।

उन्होंने वस्तुतः 36 कोर के साथ आभासी कंप्यूटर पर 4 प्रकार के कार्यक्रमों का परीक्षण किया। कार्यक्रम का परीक्षण किया:

ओमनेट - ऑब्जेक्टिव मॉड्यूलर नेटवर्क टेस्टेड, सी मॉडलिंग लाइब्रेरी एंड नेटवर्क मॉडलिंग टूल्स प्लेटफॉर्म (तस्वीर में नीला)
एमसीएफ - मेटा कंटेंट फ्रेमवर्क (लाल)
astar - आभासी वास्तविकता प्रदर्शित करने के लिए सॉफ्टवेयर (हरा)
bzip2 - अभिलेखीय (बैंगनी रंग)

चित्र दिखाता है कि प्रत्येक कार्यक्रम का डेटा कहाँ और कैसे संसाधित किया गया था। अक्षर इंगित करते हैं कि प्रत्येक एप्लिकेशन कहां चल रहा है (एक प्रति चतुर्थांश), रंग इंगित करते हैं कि उसका डेटा कहां स्थित है, और हैचिंग वर्चुअल पदानुक्रम के दूसरे स्तर को इंगित करता है जब यह मौजूद है।

कैश का स्तर

CPU कैश को कई स्तरों में विभाजित किया गया है। यूनिवर्सल प्रोसेसर के लिए - 3 तक। सबसे तेज़ मेमोरी पहला स्तर कैश - एल 1-कैश है, क्योंकि यह प्रोसेसर के साथ एक ही चिप पर स्थित है। कमांड कैश और डेटा कैश से मिलकर बनता है। L1 कैश के बिना कुछ प्रोसेसर कार्य नहीं कर सकते हैं। L1 कैश प्रोसेसर आवृत्ति पर चलता है, और इसे हर घड़ी चक्र तक पहुँचा जा सकता है। एक ही समय में कई रीड / राइट ऑपरेशन करना अक्सर संभव होता है। वॉल्यूम आमतौर पर छोटा होता है - 128 केबी से अधिक नहीं।

L1 कैश दूसरे स्तर के कैश के साथ इंटरैक्ट करता है - L2। यह दूसरा सबसे तेज है। आमतौर पर यह या तो चिप पर स्थित होता है, जैसे L1, या कोर के तत्काल आसपास के क्षेत्र में, उदाहरण के लिए, एक प्रोसेसर कारतूस में। पुराने प्रोसेसर में, मदरबोर्ड पर एक चिपसेट। L2 कैश का आकार 128 KB से 12 MB तक है। आधुनिक मल्टी-कोर प्रोसेसर में, एक ही चिप पर स्थित दूसरे स्तर का कैश, एक साझा मेमोरी है - जिसमें 8 एमबी की कुल कैश आकार, 2 एमबी प्रति कोर है। आमतौर पर, कोर चिप पर स्थित L2 कैश की विलंबता 8 और 20 घड़ी चक्रों के बीच होती है। स्मृति के एक सीमित क्षेत्र में कई पहुँच से संबंधित कार्यों में, उदाहरण के लिए, एक DBMS, इसका पूरा उपयोग उत्पादकता को दस गुना बढ़ा देता है।

L3 कैश आमतौर पर और भी बड़ा होता है, हालाँकि L2 की तुलना में थोड़ा धीमा होता है (इस तथ्य के कारण कि L2 और L3 के बीच की बस L1 और L2 के बीच की बस की तुलना में संकरी है)। L3 आमतौर पर सीपीयू कोर से अलग स्थित होता है, लेकिन बड़ा हो सकता है - 32 एमबी से अधिक। L3 कैश पिछले कैश की तुलना में धीमा है, लेकिन रैम की तुलना में अभी भी तेज है। मल्टीप्रोसेसर सिस्टम में आम उपयोग में है। तीसरे स्तर के कैश का उपयोग कार्यों की एक बहुत ही संकीर्ण सीमा में उचित है और न केवल उत्पादकता बढ़ा सकता है, बल्कि इसके विपरीत और सिस्टम के प्रदर्शन में सामान्य कमी ला सकता है।

दूसरे और तीसरे स्तर के कैश को अक्षम करना गणितीय समस्याओं में सबसे उपयोगी है जब डेटा की मात्रा कैश के आकार से कम होती है। इस स्थिति में, आप तुरंत L1 कैश में सभी डेटा लोड कर सकते हैं, और फिर इसे संसाधित कर सकते हैं।

समय-समय पर, ओएस स्तर पर Jenga, संसाधन की कमी और अनुप्रयोग व्यवहार को देखते हुए, डेटा विनिमय को कम करने के लिए वर्चुअल पदानुक्रम को पुन: कॉन्फ़िगर करता है। प्रत्येक पुन: संयोजन में चार चरण होते हैं।

जेंगा न केवल उन डेटा को वितरित करता है, जिनके आधार पर प्रोग्राम भेजे जाते हैं - जो बड़ी सिंगल-स्पीड मेमोरी से प्यार करते हैं या जो मिश्रित कैश के प्रदर्शन को पसंद करते हैं, बल्कि संसाधित किए जा रहे डेटा को मेमोरी सेल की भौतिक निकटता पर भी निर्भर करते हैं। भले ही डिफ़ॉल्ट या पदानुक्रम द्वारा प्रोग्राम को किस तरह के कैश की आवश्यकता हो। मुख्य बात सिग्नल देरी और ऊर्जा की खपत को कम करना है। कार्यक्रम "पसंद" कितने प्रकार की स्मृति पर निर्भर करता है, जेंगा प्रत्येक आभासी पदानुक्रम की विलंबता को एक या दो स्तरों के साथ मॉडल करता है। दो-स्तरीय पदानुक्रम एक सतह बनाते हैं, एकल-स्तरीय पदानुक्रम एक वक्र बनाते हैं। जेंगा तब वीएल 1 आकारों में न्यूनतम देरी को डिजाइन करता है, जो दो घटता देता है। अंत में, जेंगा सबसे अच्छा पदानुक्रम (यानी वीएल 1 आकार) का चयन करने के लिए इन घटता का उपयोग करता है।

जेंगा के उपयोग ने मूर्त रूप दिया। 36-कोर वर्चुअल चिप 30 प्रतिशत तेज थी और 85 प्रतिशत कम बिजली का उपयोग करती थी। बेशक, जबकि जेंगा केवल एक काम करने वाले कंप्यूटर का अनुकरण है, आपको इस कैश के वास्तविक उदाहरण देखने से पहले कुछ समय लगेगा और चिप निर्माताओं द्वारा इसे स्वीकार करने से पहले भी अगर उन्हें तकनीक पसंद है।

सशर्त 36 परमाणु मशीन विन्यास

प्रोसेसर । 36 कोर, x86-64 ISA, 2.4 GHz, सिल्वरमोंट-जैसे OOO: 8B- चौड़ा
ifetch; 2-स्तर 512 × 10-बिट बीएचएसआर + 1024 × 2-बिट पीएचटी, 2-वे डिकोड / मुद्दा / नाम / प्रतिबद्ध, 32-एंट्री आईक्यू और आरओबी, 10-एंट्री एलक्यू, 16-एंट्री एसक्यू के साथ; 371 pJ / निर्देश, 163 mW / कोर स्थैतिक शक्ति
L1 स्तर कैश । 32 KB, 8-तरफ़ा सेट-एसोसिएटिव, स्प्लिट डेटा और इंस्ट्रक्शन कैश,
3-चक्र विलंबता; प्रति हिट / मिस 15/33 पीजे
प्रीफैचर्स प्रीफैच सर्विस । 16-एंट्री स्ट्रीम प्रीफैचर्स के बाद मॉडलिंग की गई और इसके खिलाफ सत्यापन किया गया
Nehalem
L2 स्तर का कैश । 128 केबी निजी प्रति-कोर, 8-रास्ता सेट-साहचर्य, समावेशी, 6-चक्र विलंबता; 46/93 पीजे प्रति हिट / मिस
सुसंगत मोड (जुटना) । जेंगा के लिए 16-वे, 6-चक्र विलंबता निर्देशिका बैंक; दूसरों के लिए इन-कैश L3 निर्देशिकाएं
ग्लोबल नं । 6 × 6 जाल, 128-बिट फ्लिट्स और लिंक, एक्सवाई रूटिंग, 2-चक्र पाइपलाइड राउटर, 1-चक्र लिंक; 63/71 पीपीजे प्रति राउटर / लिंक फ्लिट ट्रैवर्सल, 12/4 एमडब्ल्यू राउटर / लिंक स्टेटिक पावर
SRAM स्थिर मेमोरी ब्लॉक । 18 एमबी, एक 512 केबी बैंक प्रति टाइल, 4-वे 52-उम्मीदवार ज़ैचे, 9-चक्र बैंक विलंबता, सहूलियत विभाजन; २४०/५०० पीजे प्रति हिट / मिस, २500 मेगावाट / बैंक स्थैतिक शक्ति
बहुपरत गतिशील स्मृति ढेर DRAM । 1152MB, 4 टाइल प्रति एक 128MB वॉल्ट, MAP-I DDR3-3200 (1600 मेगाहर्ट्ज), 128-बिट बस, 16 रैंक, 8 बैंकों / रैंक, 2 KB पंक्ति बफर के साथ मिश्र धातु; 4.4 / 6.2 nJ प्रति हिट / मिस, 88 mW / वॉल्ट स्टैटिक पॉवर
मुख्य स्मृति । 4 DDR3-1600 चैनल, 64-बिट बस, 2 रैंक / चैनल, 8 बैंक / रैंक, 8 KB पंक्ति बफर; 20 nJ / पहुंच, 4W स्थैतिक शक्ति
घूंट का समय । tCAS = 8, tRCD = 8, tRTP = 4, tRAS = 24, tRP = 8, tRRD = 4, tWTR = 4, tWR = 8, tFAW = 18 (tCK में सभी समय; खड़ी DRAM में आधी tCK मुख्य मेमोरी के रूप में है; )

प्रोसेसर कैशिंग के लिए एक नया दृष्टिकोण

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