FPGA के साथ काम करते समय अजीब संश्लेषण

आज, सबसे आम हार्डवेयर विवरण भाषाओं में से दो हैं: वेरिलॉग / सिस्टमविरलॉग और वीएचडीएल। हार्डवेयर विवरण भाषाएं स्वयं काफी सार्वभौमिक साधन हैं, लेकिन क्या हमेशा ऐसा होता है? और हार्डवेयर विवरण भाषा की "सार्वभौमिकता नहीं" क्या निर्भर कर सकती है?

इस लेख को लिखने का विचार विभिन्न विकास वातावरणों में एक परियोजना के संश्लेषण के दौरान उत्पन्न हुआ, जिसके परिणामस्वरूप विभिन्न परिणाम प्राप्त हुए। चूंकि स्रोत मॉड्यूल काफी बड़ा है, इसलिए परिणाम प्रदर्शित करने के लिए एक छोटी मात्रा का एक परीक्षण मॉड्यूल लिखा गया था, लेकिन इसका संश्लेषण उसी चेतावनी / त्रुटियों का कारण बना। परीक्षण मॉड्यूल के रूप में, अतुल्यकालिक रीसेट के साथ एक 4-बिट रजिस्टर का उपयोग किया गया था, और लिबरो SoC 18.1, क्वार्टस प्राइम 17.1, विवाडो 2017.4.1 को विकास के वातावरण के रूप में चुना गया था।

सबसे पहले, वेरिलॉग भाषा में इस तरह के एक मॉड्यूल का वर्णन करने का एक संस्करण प्रस्तुत किया गया है, जिसका पाठ सही ढंग से चयनित विकास विकास द्वारा माना जाता है:

module test1 ( input clk, input arst, input [3:0] data, output reg [3:0] q ); always @( posedge clk or negedge arst ) begin if ( ~ arst ) begin q <= 4'h0 ; end else begin q <= data ; end end endmodule 

इस मॉड्यूल के संश्लेषण के परिणामस्वरूप, निम्नलिखित योजनाएं प्राप्त की गईं:

1. लिबरो SoC v11.8
   
   
   test1 लिबरो SoC

   
   
2. क्वार्टस प्राइम 17.1
   
   
   टेस्ट 1 क्वार्टस प्राइम

   
   
3. विवाडो 2017.4.1
   
   
   test1 vivado

   
   

Test1 के लिए सभी संश्लेषित सर्किटों में, डी-ट्रिगर्स का उपयोग या तो उलटा रीसेट इनपुट (क्वाटरस प्राइम) के साथ किया गया था या एक इन्वर्टर के अलावा (वर्डो_INV लिबरो SoC और LUT1 विवो के मामले में)।

यदि एसिंक्रोनस रिसेट का स्टेटस चेक बदला जाता है तो क्या सिंथेसाइज्ड सर्किट अलग होगा? ऐसा करने के लिए, test2 मॉड्यूल के परीक्षण को test2 मॉड्यूल के विवरण में बदलें:

 module test2 ( input clk, input arst, input [3:0] data, output reg [3:0] q ); always @(posedge clk or negedge arst) begin if (arst) begin q<=data; end else begin q<=4'h0; end end endmodule 

यह माना जा सकता है कि टेस्ट 2 मॉड्यूल का संश्लेषण टेस्ट 1 मॉड्यूल के संश्लेषण से अलग नहीं होना चाहिए, क्योंकि दोनों मॉड्यूल के विवरण के लॉगिक्स एक दूसरे के विपरीत नहीं हैं। हालाँकि, test2 मॉड्यूल के संश्लेषण के परिणामस्वरूप निम्नलिखित परिणाम प्राप्त हुए:

1. लिबरो SoC v11.8
   सर्किट को संश्लेषित किया गया था, लेकिन निम्न चेतावनी संदेश "एज एंड कंडीशन बेमेल (CG136)" संदेशों में दिखाई दिया। यह चेतावनी संवेदनशीलता सूची और रीसेट स्थिति के सत्यापन के बेमेल संकेत देती है। हालांकि, संश्लेषित सर्किट टेस्ट 1 मॉड्यूल से अलग नहीं है।
   
   
   test2 लिबरो SoC

   
   
2. क्वार्टस प्राइम 17.1
   
   सर्किट का संश्लेषण त्रुटि के साथ विफल रहा:
   
   "त्रुटि (10200): टेस्ट 2.v (10) पर वेरिलॉग एचडीएल कंडिशनल स्टेटमेंट एरर: हमेशा निर्माण के एन्कोडिंग इवेंट कंट्रोल में संबंधित किनारों तक की स्थिति में ऑपरेंड (एस) से मेल नहीं खा सकता है।" त्रुटि पाठ लिबरो SoC द्वारा जारी चेतावनी के समान है।
3. विवाडो 2017.4.1
   
   सर्किट का संश्लेषण चेतावनी के साथ किया गया था:
   
   "[Synth 8-5788] मॉड्यूल परीक्षण में q_reg रजिस्टर एक ही प्राथमिकता के साथ सेट और रीसेट दोनों है। इससे अनुकरण बेमेल हो सकता है। पुनर्लेखन कोड पर विचार करें ["/home/vlasovdv0111/project_1/project_1.srcs/source_1/new/test2.v":10]।" लिबरो SoC और क्वार्टस प्राइम के समान, एक समान चेतावनी जारी की गई थी। इसके अलावा, चेतावनी ने मॉडलिंग और हार्डवेयर में काम के परिणामों के बीच संभावित विसंगति के बारे में कहा, जिसके परिणामस्वरूप मॉड्यूल कोड को फिर से लिखना प्रस्तावित किया गया था।
   
   
   test2 विवाडो

   
   

मॉड्यूल टेस्ट 1 और टेस्ट 2 का वर्णन करने के बाद, यह जांचने के लिए विचार आया कि अगर हम निम्नलिखित कोड को संश्लेषित करते हैं तो क्या होगा:

 module test3 ( input clk, input arst, input [3:0] data, output reg [3:0] q ); always @(posedge clk or negedge arst) begin if (arst) begin q<=4'h0; end else begin q<=data; end end endmodule 

इस तरह के रजिस्टर का वर्णन तर्कसंगत नहीं है, क्योंकि इस मामले में ट्रिगर का रीसेट तब होता है जब रीसेट लाइन निष्क्रिय होती है।

संश्लेषण के परिणाम इस प्रकार थे:

1. लिबरो SoC v11.8
   
   सर्किट संश्लेषण त्रुटि के साथ नहीं किया गया था: "क्यू [3: 0] के लिए तर्क एक मानक फ्लिप-फ्लॉप (CL123)" से मेल नहीं खाता है, जिससे संश्लेषण के लिए आवश्यक ट्रिगर के प्रकार की अनुपस्थिति का हवाला देते हुए, सर्किट को संश्लेषित करने से इनकार कर दिया गया है।
2. क्वार्टस प्राइम 17.1
   
   सर्किट को निम्न त्रुटि के साथ संश्लेषित नहीं किया गया था: "त्रुटि (10200): Verilog HDL सशर्त विवरण त्रुटि test3.v (9) पर: ऑपरेंड (s) को हमेशा की तरह निर्माण के घेरने वाले नियंत्रण में संबंधित किनारों के लिए स्थिति में मेल नहीं खा सकता है" । इस त्रुटि का पाठ test2 मॉड्यूल के लिए त्रुटि पाठ से भिन्न नहीं है।
3. विवाडो 2017.4.1
   
   त्रुटियों के बिना योजना को संश्लेषित किया गया था:
   
   
   test3 vivado

   
   

हालाँकि, क्या होगा यदि हम एक ऐसे मॉड्यूल का वर्णन करते हैं जिसमें संवेदनशीलता सूची रीसेट स्थिति की जांच का खंडन नहीं करती है, लेकिन रीसेट लाइन के निष्क्रिय होने पर ट्रिगरर रीसेट हो जाते हैं, जैसा कि टेस्ट 3 मॉड्यूल विवरण के मामले में है। इस तरह के एक परीक्षण 4 मॉड्यूल का वर्णन इस प्रकार है:

 module test4 ( input clk, input arst, input [3:0] data, output reg [3:0] q ); always @( posedge clk or negedge arst ) begin if ( ~ arst ) begin q <= data ; end else begin q <= 4'h0 ; end end endmodule 

संश्लेषण के दौरान, निम्नलिखित परिणाम प्राप्त हुए थे:

1. लिबरो SoC v11.8
   
   सर्किट का संश्लेषण चेतावनी के साथ किया गया था:
   
   "सिस्टम सिगनल के रूप में पाया गया संकेत मिला जो q_1 [3] सहित 4 अनुक्रमिक तत्वों को नियंत्रित करता है। इस घड़ी का उपयोग करना, जिसमें कोई निर्दिष्ट समय बाधा नहीं है, डिजाइन के प्रदर्शन पर प्रतिकूल प्रभाव डाल सकता है। (MT532)
   
   
   test4 लिबरो SoC

   
   
2. क्वार्टस प्राइम 17.1
   
   सर्किट के संश्लेषण के परिणामस्वरूप, चेतावनी मिली:
   
   «Warning (13004): Presettable and clearable registers converted to equivalent circuits with latches. Registers power-up to an undefined state, and DEVCLRn places the registers in an undefined state.
Warning (13310): Register "q[0]~reg0" is converted into an equivalent circuit using register "q[0]~reg0_emulated" and latch "q[0]~1"
Warning (13310): Register "q[1]~reg0" is converted into an equivalent circuit using register "q[1]~reg0_emulated" and latch "q[1]~1"
Warning (13310): Register "q[2]~reg0" is converted into an equivalent circuit using register "q[2]~reg0_emulated" and latch "q[2]~1"
Warning (13310): Register "q[3]~reg0" is converted into an equivalent circuit using register "q[3]~reg0_emulated" and latch "q[3]~1"»

   ऊपर वर्णित सभी चेतावनियाँ इस तथ्य से मेल खाती हैं कि ट्रिगर के बजाय लैच का उपयोग किया गया था।
   
   
   टेस्ट 4 क्वार्टस प्राइम

   
   
3. विवाडो 2017.4.1
   
   सर्किट को एक चेतावनी के साथ संश्लेषित किया गया था:
   
   "[Synth 8-5788] मॉड्यूल परीक्षण में q_reg रजिस्टर एक ही प्राथमिकता के साथ सेट और रीसेट दोनों है। इससे अनुकरण बेमेल हो सकता है। पुनर्लेखन कोड पर विचार करें ["/home/vlasovdv0111/project_1/project_1.srcs/source_1/new/test.v":11]।" इस त्रुटि का पाठ test2 मॉड्यूल के लिए त्रुटि पाठ को दोहराता है।
   
   
   टेस्ट 4 विवाडो

   
   

सभी वर्णित प्रयोगों से, निम्नलिखित निष्कर्ष निकाले जा सकते हैं:

1. वेरिलॉग भाषा एक सार्वभौमिक हार्डवेयर विवरण भाषा है, जिसकी सीमाएँ स्वयं विकास वातावरण की क्षमताएँ हैं;
2. उपकरण के सही विवरण के लिए, भाषा के वाक्यविन्यास को जानना आवश्यक है, साथ ही परियोजना निर्माण के प्रत्येक चरण में होने वाली चेतावनियों और त्रुटियों की सूची का विश्लेषण करना आवश्यक है।