बायोस्टार रेसिंग पी 1: ठंडा निकास

हम पहले इस बात पर ध्यान देने वाले नहीं थे कि कॉम्पैक्ट कंप्यूटर जैसे इंटेल कंप्यूट स्टिक प्रदर्शन के मामले में पर्याप्त नहीं हैं। बायोस्टार से एक समान डिवाइस से परिचित होना, उम्मीदें सबसे आशावादी नहीं थीं। स्टिक कंप्यूटर के छोटे मॉडल की तरह, रेसिंग P1 एटम Z8000 परिवार के सबसे कमजोर प्रोसेसर में से एक पर चलता है। हालांकि, बीओस्टार द्वारा चुनी गई x5-Z8350 चिप एक कदम भी है, लेकिन अपने छोटे भाई की तुलना में अधिक उत्पादक है। आइए इस प्लेटफ़ॉर्म के प्रदर्शन का मूल्यांकन करने का प्रयास करें, जो बायोस्टार के प्रयासों के लिए धन्यवाद, अब एक छड़ी नहीं है, लेकिन यह लैपटॉप भी नहीं है।

चित्र 1 । USB 3.0 / 2.0, एक एसडी कार्ड स्लॉट, बैकलाइट संपर्क, एक हेडफोन जैक और फ्रंट पैनल पर एक पावर बटन फिट होता है

उपयोग किए गए उपकरण Win64 के लिए NCRB बेंचमार्क (NUMA CPU और RAM बेंचमार्क) और JavaCPUID प्रोसेसर की पहचान के लिए क्रॉस-प्लेटफॉर्म उपयोगिता है।

प्रोसेसर

CPUID निर्देश पुष्टि करता है कि Intel Atom x5-Z8350 प्रोसेसर Biostar Racing P1 प्लेटफार्म पर स्थापित है। इसकी नाममात्र आवृत्ति 1.44 गीगाहर्ट्ज है, जो, हालांकि, यदि आवश्यक हो तो इसे कानूनन 1.92 गीगाहर्ट्ज तक तेजी से बढ़ने से नहीं रोकती है। इस मंच के साथ एक छोटे से परिचित होने के बावजूद, विरोधाभास स्पष्ट है: 1.44 से 1.92 तक की सीमा में इसका संचालन इसके अपवाद से अधिक नियम है।

अंजीर २ । इंटेल एटम x5-Z8350 के कारखाने विनिर्देश

न्यूनतम या मानक घड़ी आवृत्ति का चयन करने और टर्बो मोड शुरू करने के लिए x5-Z8350 प्रोसेसर द्वारा निर्णय लोड और ऑपरेटिंग तापमान के विश्लेषण पर आधारित है। एसडीपी (सिनारियो डिसिपेटेड पावर) ढांचा एक उपकरण की विशिष्ट बिजली खपत को परिभाषित करता है। नियंत्रण तंत्र स्वतंत्र रूप से स्थिति का आकलन करते हैं, और "प्रकाश" लोड के मामले में चिप की ऊर्जा खपत को कम करते हैं। टर्बो मोड को चालू करने की क्षमता तापमान का एक कार्य है, इसलिए गर्मियों और सर्दियों के परीक्षणों के परिणाम भिन्न हो सकते हैं। सामान्य तौर पर, रेसिंग पी 1 सीज़न के लिए "बदलते जूते" भी हैं।

अध्ययन के दायरे से परे, हम ध्यान दें कि afterburner बिजली लाइनों पर 7 वाट तक की खपत की ओर जाता है ~ 220 V. क्रूज़िंग मोड रेसिंग P1 इस मूल्य को लगभग आधे से कम कर देता है, स्लीप मोड के लिए एसी मेन से 2 वाट से थोड़ा अधिक की आवश्यकता होती है (खपत की निगरानी एक सामान्य घरेलू वाटमीटर के साथ की गई थी) ।

अंजीर 3 । इंटेल एटम x5-Z8350 सुविधाओं पर CPUID

इंटेल एटम x5-Z8350 अधिकतम 128 बिट्स की क्षमता वाले डेटा के साथ काम करता है। आधुनिक कार्यात्मक एक्सटेंशन AVX 256/512 समर्थित नहीं हैं। इसका मतलब यह है कि हमारे मापने का उपकरण वेक्टर निर्देशों का एक सेट होगा एसएसई 128, और माप वस्तु - कैश मेमोरी और गतिशील रैम।

अंजीर ४ । NCRB उपयोगिता के लिए सिस्टम सूचना और टेस्ट मोड चयन विंडो: बाईं ओर स्थित मेनू प्रोसेसर द्वारा समर्थित कार्यात्मक एक्सटेंशन सहित निर्देश सेट दिखाता है

एक महत्वपूर्ण विषयांतर यहां उपयुक्त है: सामान्य मामले में, ऑपरेंड की अधिकतम क्षमता का मतलब अधिकतम प्रदर्शन नहीं है। तो, AM2 तक कई एएमडी प्रोसेसर, समावेशी, MOVAPD निर्देशों के साथ एक 128-बिट SSE डाउनलोड की तुलना में क्लासिक MOV निर्देशों के साथ दो 64-बिट डाउनलोड को संसाधित करता है। इसे याद करते हुए, प्रयोग करने से पहले, हमने प्रयोगात्मक रूप से सुनिश्चित किया - एटम x5-Z8350 के लिए SSE का उपयोग करना वास्तव में सबसे अधिक उत्पादक परिदृश्य है।

L1 कैश

आमतौर पर, कैश आकार दो की शक्ति का एक गुणक होता है। पहले स्तर पर, निर्माता इसे निर्देशों और डेटा के बीच समान रूप से वितरित करने का प्रयास करता है। इन सभी कैनन का x5-Z8350 प्रोसेसर की वास्तुकला से सम्मान नहीं है। इसके चार कोर में से प्रत्येक के पास निर्देशों के लिए 32 किलोबाइट कैश है और डेटा के लिए 24 किलोबाइट है।

अंजीर ५ । कैश स्तरों का वर्गीकरण

कई स्रोत अपनी संख्या से एक कोर के कैश मेमोरी के आकार का उत्पाद देते हैं, जो अधिक प्रभावशाली दृश्य देता है: 128 केबी निर्देश कैश और 96 केबी डेटा कैश। आधिकारिक पेज एल 1 कैश के बारे में पारंपरिक रूप से चुप है, कम से कम इस लेखन के समय।

ध्यान दें कि शून्य-स्तरीय कैश (एल 1 ट्रेस कैश के समान), जो डिकोड किए गए निर्देशों को संग्रहीत करता है और लघु चक्रों की दक्षता में सुधार करता है, सीपीयूआईडी अनुदेश द्वारा घोषित नहीं किया जाता है। इसकी उपलब्धता और कार्यप्रणाली के विश्लेषण की जाँच एक अलग प्रकाशन के योग्य है।

सिद्धांत और अभ्यास: कैश प्रदर्शन

कैश गति की माप में एक ब्लॉक के चक्रीय पढ़ने या लिखने के संचालन होते हैं, जिसका आकार अध्ययन के तहत कैश स्तर के आकार से कम होता है, और इसलिए डेटा एक्सेस ऑपरेशन कैश हिट होते हैं। वास्तव में, लक्ष्य (एल 1, एल 2 कैश या डीआरएएम) की पसंद संसाधित डेटा ब्लॉक के आकार से निर्धारित होती है।

परीक्षण की जा रही इकाई को निर्दिष्ट करने के बाद, हम मशीन निर्देशों के स्तर पर संचालन पर विचार करने के लिए आगे बढ़ते हैं। हमारे प्रयोग में, हम सोलह SSE2 MOVAPD निर्देशों के एक विस्तारित चक्र का उपयोग करते हैं, जिनमें से प्रत्येक मेमोरी और एक्सएमएम रजिस्टर में से एक के बीच 128-बिट ऑपरेंड प्रसारित करता है। परिणामस्वरूप, 16 रजिस्टर XMM0 ... XMM15 पूरी तरह से लूप के एक पुनरावृत्ति में लोड होते हैं।

पूर्णता के लिए, हम ध्यान दें कि MOVAPD निर्देश का उपयोग दो एक्सएमएम रजिस्टरों के बीच डेटा स्थानांतरित करने के लिए भी किया जा सकता है, लेकिन हमारे मामले में रजिस्टर ऑपरेशन मेमोरी ऑब्जेक्ट्स के प्रदर्शन का एक विचार नहीं देगा। MOVAPD निर्देश द्वारा आवश्यक संरेखण आवश्यकता द्वारा अधिकतम प्रदर्शन सुनिश्चित किया गया है: ऑपरेंड पता 16 बाइट्स (128 बिट्स) का एक से अधिक होना चाहिए।

L1 कैश बेंचमार्क

जबकि रीड या राइट ब्लॉक L1 कैश के आकार से छोटा होता है (ग्राफ पर, यह एक्स एक्सिस है), विनिमय दर अधिक है। जैसे ही एक ब्लॉक L1 से आगे जाता है, कैश मिस हो जाता है और गति कम हो जाती है। जाहिर है, प्रदर्शन का मूल्यांकन करते समय, ग्राफ़ के बाएं भाग के अनुरूप "ऊपरी चरण" जानकारीपूर्ण होता है।

अंजीर ६ । इसके आकार पर एक डेटा ब्लॉक की रीडिंग गति का ग्राफ;
पड़ोस X = आकार L1

मेगाबाइट प्रति सेकंड (एमबीपीएस) में अधिकतम गति प्रति निर्देश ( सीपीआई, क्लॉक्स प्रति निर्देश ) प्रति टिक की न्यूनतम संख्या से मेल खाती है और लगभग 30 जीबीपीएस है ।

चित्र 7 । इसके आकार पर डेटा ब्लॉक की लिखने की गति का प्लॉट;
पड़ोस X = आकार L1

जैसा कि रेखांकन से देखा जा सकता है, L1 को पढ़ने के लिए विभक्ति बिंदु 24 किलोबाइट के सैद्धांतिक मूल्य से मेल खाती है। रिकॉर्ड के लिए, इस प्रोसेसर में उपयोग की जाने वाली कैशिंग नीति को गति में "शुरुआती गिरावट" की विशेषता है, जो एक अलग अध्ययन का विषय होगा। लेकिन अब यह ध्यान दिया जा सकता है - यह नीति प्रदर्शन संकेतकों को रिकॉर्ड करने में योगदान नहीं करती है, हालांकि कुछ मामलों में अनावश्यक डेटा के साथ एल 1 के बंद होने से बचना संभव है।

परिणाम एटम x5-Z8350 प्रोसेसर के एक कोर द्वारा विकसित गति दिखाते हैं। विशेष रूप से AIDA64 में कई परीक्षण, सभी कोर के कुल प्रदर्शन को दर्शाते हैं।

हम चोटी के थ्रूपुट को मॉडलिंग करके एक छोटी सैद्धांतिक गणना करेंगे। अध्ययन के तहत सीपीयू के लिए, टर्बो मोड में घड़ी की आवृत्ति 1920 मेगाहर्ट्ज है। 128 बिट्स या 16 बाइट्स एक घड़ी चक्र में प्रेषित होते हैं:

• 1920 * 16 = 30720 (प्रति सेकंड 30 गीगाबाइट)

एक TSC काउंटर (टाइम स्टैम्प काउंटर) का उपयोग अनुकरणीय समय अंतराल के स्रोत के रूप में किया जाता है। चूंकि प्रोसेसर कोर और टीएससी आमतौर पर एसिंक्रोनस रूप से देखे जाते हैं, इसलिए प्रति निर्देश टीएससी घड़ी चक्र के मान आंशिक मान हैं।

सुनिश्चित करें कि प्रोसेसर टर्बो मोड में चल रहा है, प्रलेखन में संकेतित आवृत्ति मूल्यों के आधार पर। 1920 मेगाहर्ट्ज की बढ़ी हुई कोर आवृत्ति का एक घड़ी चक्र लगभग 0.521 नैनोसेकंड है। 1440 मेगाहर्ट्ज की नाममात्र आवृत्ति का एक घड़ी चक्र, जिस पर टाइम स्टैम्प काउंटर संचालित होता है, लगभग 0.694 नैनोसेकंड है। प्रति चक्र निष्पादित निर्देशों के लिए, टीएससी चक्र प्रति निर्देश (सीपीआई) की संख्या का सैद्धांतिक मूल्य होना चाहिए

• 0.521 / 0.694 = 0.750

0.759 के भीतर न्यूनतम सीपीआई के प्रदर्शित मापा मूल्य ... 0.767 इस मूल्य के काफी करीब हैं।

L2 कैश

अध्ययन के तहत प्रोसेसर के चार कोर को दो समूहों में विभाजित किया गया है, प्रत्येक में दो कोर। L2 कैश का कुल आकार 2 MB है और उनके बीच समान रूप से विभाजित है। यह निष्कर्ष स्पष्ट है: L2 कैश का 1 मेगाबाइट प्रत्येक कोर के लिए उपलब्ध है, जिसकी पहुंच एक समूह पड़ोसी के साथ साझा की गई है।

L2 कैश बेंचमार्क

L2 कैश गति केंद्रीय "चरण" है जो तब होता है जब 24 KB <X <1 MB की दोहरी असमानता देखी जाती है, जब संसाधित डेटा ब्लॉक को L1 में नहीं रखा जाता है, लेकिन फिर भी L2 में रखा जाता है।

चित्र 8 । इसके आकार पर एक डेटा ब्लॉक की रीडिंग गति का ग्राफ;
पड़ोस X = आकार L2

जैसा कि रेखांकन से देखा जा सकता है, L2 की थकावट के कारण गति में कमी तब होती है जब 1 एमबी की सीमा पार हो जाती है। पड़ोसी समूह से एक कैश "उधार" करने की क्षमता, गति में कमी के क्षण को 2 एमबी तक ले जाने के बाद, नहीं मिली।

चित्र 9 । इसके आकार पर डेटा ब्लॉक की लिखने की गति का प्लॉट;
पड़ोस X = आकार L2

L2 राइट कैश का प्रदर्शन रेटिंग पढ़ने के करीब है: 12 बनाम 11.5 GBPS। इस परिणाम की सैद्धांतिक पृष्ठभूमि अगले प्रकाशन में विचार की जाएगी।