ARMv7 में वर्चुअल मेमोरी

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लेख वर्चुअल मेमोरी सिस्टम आर्किटेक्चर ARMv7 की समीक्षा करता है।

परिचय

वर्चुअल मेमोरी सिस्टम कई कार्य करता है। सबसे पहले, यह आपको उपयोगकर्ता प्रक्रियाओं को अलग-अलग करने की अनुमति देता है, एक दूसरे से अलग, मेमोरी स्पेस। यह आपको सिस्टम की विश्वसनीयता बढ़ाने की अनुमति देता है, एक प्रक्रिया की त्रुटियां अन्य प्रक्रियाओं के संचालन को प्रभावित नहीं करती हैं। दूसरे, ओएस सिस्टम से अधिक मेमोरी के साथ प्रक्रिया प्रदान कर सकता है। स्मृति के अप्रयुक्त पृष्ठों को स्थायी भंडारण में धकेल दिया जाता है, और आवश्यक चीजें वहां से लोड की जाती हैं, जिससे वास्तव में स्मृति की तुलना में बड़ी मात्रा में भ्रम पैदा होता है। तीसरा, निरंतर वर्चुअल स्पेस से कस्टम सॉफ्टवेयर लिखना आसान हो जाता है। सभी प्रक्रियाओं को एक ही स्थान पर निष्पादित किया जाता है, ओएस सिस्टम में वास्तविक मेमोरी कॉन्फ़िगरेशन उनसे छिपाता है।

परिभाषित

निम्नलिखित परिभाषाएं लेख में उपयोग की गई हैं:
वर्चुअल एड्रेस - प्रोसेसर कोर द्वारा उपयोग किया जाने वाला एड्रेस। स्टैक पॉइंटर, इंस्ट्रक्शन काउंटर, रिटर्न रजिस्टर एक वर्चुअल एड्रेस का उपयोग करते हैं।
भौतिक पता - प्रोसेसर बस में आउटपुट पता।
एक पृष्ठ वर्चुअल मेमोरी को संबोधित करने की एक इकाई है।
अनुभाग - पृष्ठ का एक एनालॉग, एक बड़ा आकार है।
एक फ्रेम एक भौतिक मेमोरी एड्रेसिंग इकाई है।
पृष्ठ तालिका - पतों के अनुवाद के लिए अभिलेखों की एक सरणी।
ASID पता स्थान पहचानकर्ता है।
TLB - पतों के तेजी से अनुवाद का बफर।
MMU एक मेमोरी मैनेजमेंट यूनिट है।

TLB

टीएलबी एक बहुत तेज हार्डवेयर बफर है जिसमें नवीनतम पता अनुवाद के परिणाम हैं। पृष्ठ पता और वर्तमान ASID का अनुवाद करने के लिए कर्नेल अनुरोध TLB में आता है। अगर वहाँ एक वैध प्रविष्टि है, तो इस मेमोरी को एक्सेस करने की अनुमति की जाँच की जाती है, एक्सेस विधि और संबंधित फ्रेम एड्रेस को MMU में लौटा दिया जाता है। यदि मेमोरी एक्सेस से इनकार किया जाता है, तो एक हार्डवेयर अपवाद फेंक दिया जाता है। यदि टीएलबी मिस हुआ (कोई रिकॉर्ड नहीं पाया गया), तो आगे का व्यवहार TTBCR द्वारा केस-संवेदी है। पृष्ठ तालिकाओं में एक खोज की जा सकती है या एक अपवाद फेंक दिया जाता है।

यह ध्यान रखना महत्वपूर्ण है कि पृष्ठ तालिकाओं में हेरफेर करते समय, आपको सही ढंग से टीएलबी को रीसेट करना होगा, क्योंकि अप्रासंगिक जानकारी वहाँ संग्रहीत की जा सकती है।

टीएलबी में प्रविष्टियों को अद्यतन करना राउंड-रॉबिन प्रोग्रामर के लिए पारदर्शी है।
उनकी भीड़ को रोकने के लिए टीएलबी में कुछ प्रविष्टियों को अपलोड और सुरक्षित करना भी संभव है।


चित्र 1. टीएलबी

पेज टेबल्स

ARMv7 एक 32-बिट आर्किटेक्चर है, इसलिए हमारे पास 4GB की एड्रेसेबल वर्चुअल मेमोरी है।
पेज टेबल को 2 स्तरों में बांटा गया है - L1 और L2।

तालिका L1 में सभी 4GB पता स्थान का वर्णन किया गया है। इसमें 4096 32-बिट रिकॉर्ड शामिल हैं, जिनमें से प्रत्येक 1 एमबी का वर्णन करता है। तालिका में प्रविष्टियाँ आभासी पते के उच्च 12 बिट्स द्वारा चुनी जाती हैं।


अंजीर। 2 तालिका L1 में प्रविष्टियों की खोज करें

तालिका L1 भौतिक स्मृति में स्थित है और 16KB सीमा से जुड़ी है। इन प्रविष्टियों के लिए 4 विकल्प हैं: पृष्ठों, अनुभागों और सुपरस्पेशन्स का वर्णन करने के लिए। खैर, एक खाली रिकॉर्ड, स्मृति के लिए जो अभी तक मैप नहीं किया गया है।


अंजीर। एल 1 में प्रविष्टियों के 3 प्रकार

बिट्स 0 और 1 रिकॉर्ड प्रकार को दर्शाते हैं 00b-Fault, 01b पेज डिस्क्रिप्टर है, 10 बी सेक्शन डिस्क्रिप्टर (और सुपरसेक्शन) है।

यदि भौतिक मेमोरी को पृष्ठांकित किया जाता है, तो तालिका L1 तालिका L2 का पता संग्रहीत करती है (भौतिक, 1Kb से संरेखित)। बिट 9 निर्माता (कार्यान्वयन परिभाषित), बिट्स [8: 5] द्वारा निर्धारित किया जाता है - डोमेन तंत्र के लिए (ARMv7 में पदावनत), SBZ - शून्य।

यदि हम मेमोरी को अनुभागों में विभाजित करने का निर्णय लेते हैं, तो एल 1 में संबंधित भौतिक पता लिखना आवश्यक है। खंड सीधे संरेखित 1MB भौतिक मेमोरी क्षेत्र को संदर्भित करता है। तालिका L2 की कोई आवश्यकता नहीं है। Supersection विभाजन का एक विशेष मामला है, L1 तालिका में प्रविष्टि 16 बार दोहराई जानी चाहिए, भौतिक और आभासी मेमोरी के आवंटित ब्लॉकों का संरेखण भी 16 एमबी है।

तालिका L2 में 32 बिट्स की 256 प्रविष्टियाँ हैं। इसे 1Kb में संरेखित किया जाना चाहिए।


अंजीर। 4 तालिका L2 में प्रविष्टियों की खोज करें

तालिका L2 के सूचकांक आभासी पते के औसत 8 बिट्स [19:12] से बनते हैं। प्रत्येक तालिका प्रविष्टि में फ्रेम का पता होता है।


अंजीर। 5 L2 में प्रविष्टियों के प्रकार

पृष्ठ दो आकार के हो सकते हैं: 64Kb (बड़ा पृष्ठ) और 4Kb (छोटा पृष्ठ)।
एपी और एपीएक्स बिट्स विशेषाधिकारित / अनप्रिविलेज मोड (कर्नेल / उपयोगकर्ता) में पढ़ने / लिखने की अनुमति देते हैं। TEX, C, B, S बिट्स मेमोरी के प्रकार, इसके कैशिंग और रीड-राइट बफ़रिंग के लिए जिम्मेदार हैं। एनजी - नॉनग्लोबल बिट सभी प्रक्रियाओं के लिए या केवल एक विशिष्ट एएसआईडी के लिए पृष्ठ तक पहुंचने की अनुमति देता है।

बड़े पृष्ठों का उपयोग करने से TLB में प्रविष्टियों की संख्या कम हो जाती है। 16 प्रविष्टियों (4Kb * 16 = 64Kb) के बजाय, केवल एक ही वहां संग्रहीत किया जाएगा। हालाँकि, तालिका L2 में 16 समान प्रविष्टियाँ दर्ज की जानी चाहिए।

ब्लॉक की विभिन्न आकारों को संबोधित करने की क्षमता, एक तरफ, वांछित ग्रैन्युलैरिटी के साथ स्मृति को आवंटित करने की अनुमति देती है, दूसरी तरफ अपेक्षाकृत धीमी मेमोरी में पेज टेबल पर कॉल की संख्या को कम करने के लिए।

रजिस्टरों

एआरएम वास्तुकला में सिस्टम (एमएमयू सहित) को नियंत्रित करने के लिए, एक विशेष सीपी 15 कोप्रोसेसर डिज़ाइन किया गया है। स्मृति प्रबंधन के लिए इसके रजिस्टरों में से डेढ़ दर्जन हैं। हम उनमें से कई में रुचि रखते हैं - नियंत्रण, TTBR0 / 1, TTBCR, प्रसंग।

नियंत्रण रजिस्टर में, एमएमयू को चालू / बंद करने के लिए कम से कम महत्वपूर्ण बिट जिम्मेदार है, सब कुछ सरल है।

रजिस्टर की जोड़ी TTBR0 / 1 में पहले स्तर की तालिकाओं के भौतिक पते शामिल हैं। इन पतों पर, MMU वांछित पृष्ठ खोजना शुरू कर देता है।

TTBCR रजिस्टर आपको TTBR0 और TTBR1 के बीच पूरे एड्रेस स्पेस को 2 भागों में विभाजित करने की अनुमति देता है। उनमें से प्रत्येक पते के अपने हिस्से को प्रसारित करेगा। बिट्स [2: 0] का उपयोग आकार सेट करने के लिए किया जाता है। दर्ज संख्या (0 से 7 दशमलव तक) आभासी पतों के पुराने हिस्से को मास्क करती है। यदि इसका मान "0" है, तो सभी पते TTBR0 के माध्यम से प्रसारित किए जाते हैं। यदि "1", 31bit पते नकाबपोश हैं और निम्न 2GB वर्चुअल स्पेस TTBR1 से गुजरता है, तो ऊपरी TTT1 से होते हैं। "2" - 31 और 30 बिट्स नकाबपोश हैं और क्रमशः 1GB और 3GB में विभाजन प्राप्त किया जाता है। इस प्रकार, पते के निचले हिस्से का उपयोग उपयोगकर्ता अनुप्रयोगों के लिए किया जा सकता है, नई प्रक्रिया के लिए TTBR0 रजिस्टर को ओवरलोड करके और ऊपरी भाग को सिस्टम की जरूरतों के लिए छोड़ा जा सकता है।


अंजीर। 6 स्प्लिट एड्रेस स्पेस

बिट्स [5: 4] टीएलबी मिस बिहेवियर के लिए जिम्मेदार हैं - पेज टेबल या एक अपवाद में खोज।
प्रसंग रजिस्टर में वर्तमान प्रक्रिया के लिए ASID फ़ील्ड शामिल है। संदर्भ बदलते समय रजिस्टर TTBR0 की सामग्री के साथ इसे बदल दिया जाना चाहिए।

पता अनुवाद

आभासी पतों को भौतिक में बदलने के लिए एल्गोरिथ्म इस प्रकार है:

• टीएलबी बफर में अनुरोधित आभासी पते और एएसआईडी के लिए खोजें
• यदि टीएलबी में आवश्यक पता नहीं है, तो पृष्ठ तालिकाओं में एक हार्डवेयर खोज की जाती है

यदि कर्नेल पहले एक आभासी पृष्ठ का अनुरोध करता है, तो उसे टीएलबी में संग्रहीत किया जाता है। इस मामले में, MMU इसे कैश से निकालता है और कुछ भी करने की आवश्यकता नहीं है। यदि पहली बार पृष्ठ का अनुरोध किया गया है (या इसे वहां से बाहर निकाल दिया गया था - टीएलबी बहुत बड़ी नहीं है), तो तालिकाओं L1-L2 में खोज की जाती है। इस प्रकार, आभासी और भौतिक पते की मैपिंग इस प्रकार है:

• रजिस्टर TTBR0 \ TTBR1 में, तालिका L1 का पता खोजा जाता है।
• वर्चुअल पते के शीर्ष 10 बिट्स तालिका में एक सूचकांक बनाते हैं।
• a) यदि रिकॉर्ड अनुभाग (सुपरसेक्शन) से मेल खाता है, तो अनुभाग की विशेषताओं की जांच की जाती है और, यदि सब कुछ ठीक है, तो परिणामस्वरूप भौतिक पता अनुभाग के आधार पते (सुपरसेक्शन) और निचले 20 (24) वर्चुअल पते के बिट्स से बना होता है।
  
  
  स्पायलर हेडिंग

  
  अंजीर। 7 सुपरस्पेक्शन में पता अनुवाद
  
  
  बी) यदि रिकॉर्ड एक तालिका L2 है, तो इसमें खोज जारी है। पृष्ठ के आभासी पते का मध्य भाग तालिका का सूचकांक बनाता है।
  
  
  स्पायलर हेडिंग

  
  अंजीर। तालिका L2 में 8 पता अनुवाद
  
  
  
• TLB अद्यतन प्रगति पर है

कुल मिलाकर, वर्चुअल मेमोरी सबसिस्टम में निम्नलिखित भाग होते हैं:

• एकाधिक CP15 नियंत्रण रजिस्टर
• पता अनुवाद नियमों वाले पेज टेबल
• टीएलबी - सफल प्रसारण का कैश
• MMU एक एड्रेस ट्रांसलेशन यूनिट है।

साहित्य

ARM आर्किटेक्चर संदर्भ मैनुअल ARMv7-A और ARMv7-R संस्करण
एआरएम कोर्टेक्स-ए सीरीज़ प्रोग्रामर गाइड