हमने InnovateFPGA 2018 में कैसे भाग लिया और फिर से नहीं जीता

अभिवादन, हब्र! मेरा नाम डेनियल स्मिरनोव है, मैं आईटीएमओ विश्वविद्यालय के स्नातक स्कूल में पढ़ रहा हूं, जहां हमारी टीम प्रोग्रामिंग और मॉडलिंग प्रयोगशाला में फाइबर-ऑप्टिक सेंसर से संबंधित परियोजनाओं के लिए प्रोग्रामेबल इलेक्ट्रॉनिक्स में लगी हुई है। सेंसर के लिए हार्डवेयर बेस के रूप में, FPGAs का उपयोग किया जाता है - फील्ड प्रोग्रामेबल गेट एरे। कुछ साल पहले, हमें पता चला कि एफपीजीए निर्माता विकास छात्रों के बीच प्रतियोगिताओं का आयोजन कर रहे हैं। तब से, हर साल इस आयोजन में भाग लेने के लिए हमारी ओर से एक टीम बनाई जाती है, और इस वर्ष के बाद से यह विशेष हो गया, हमने यह साझा करने का फैसला किया कि अंदर से सब कुछ कैसा था।

प्रविष्टि

यह अक्टूबर 2017 था, मैंने एक साप्ताहिक रूटीन चेक किया: हमारे विभाग में लागू होने वाले विषयों पर चल रहे सम्मेलनों का विश्लेषण। एक बिंदु पर, मुझे तेरसिक से एक समाचार पत्र प्राप्त होता है: एफपीजीए पर डिबग बोर्ड का उपयोग करके परियोजनाओं के विकास पर एक नई प्रतियोगिता शुरू हो रही है , जो अब दुनिया भर में है। पिछले वर्ष की समान प्रतियोगिता का अनुभव मेरे दिमाग में आता है और याद आता है: महीने के आखिरी दो हफ्तों तक, एल्गोरिदम की लंबी डिबगिंग और ट्यूनिंग और मॉनिटर के लिए सभी चैनलों को जारी करना और अंतिम दिन तक इसे बंद नहीं करने का वादा करना।

यह एक अच्छा अनुभव था, जिसके दौरान हमने SoC FPGA जैसे प्लेटफ़ॉर्म के बारे में बहुत कुछ सीखा - तर्क तत्वों और कॉर्टेक्स-ए 9 प्रोसेसर के एक विशाल सरणी का इंटरकनेक्शन, साथ ही साथ एक दूसरे के साथ और डिबग बोर्ड पर बाह्य उपकरणों के साथ उनकी बातचीत।

नई प्रतियोगिता - नए नियम, नई आवश्यकताएं, एक नया स्तर। अब प्रतियोगिता कई चरणों में आयोजित की जाती है: पहले, क्षेत्रीय चरण आयोजित किए जाते हैं, और फिर सैन जोस में फाइनल; बोर्ड सभी प्रतिभागियों को समान, DE10- नैनो के लिए भेजा जाता है, और इसके अलावा अब आप न केवल मूल तीन मॉड्यूल चुन सकते हैं, बल्कि एनालॉग डिवाइसेस से बोर्डों का एक बड़ा संस्करण भी चुन सकते हैं! हालांकि, पिछले वर्षों में प्रतियोगिताओं के विपरीत, इस बार परियोजना की गारंटी पर हस्ताक्षर करना आवश्यक है, और पूरा न होने की स्थिति में, प्रतिभागियों को फीस वापस भेजनी होगी। यह काफी उचित है, पिछले वर्षों के आंकड़ों को ध्यान में रखते हुए:

<...> 20 यूरोपीय देशों की 71 टीमों ने प्रतियोगिता का पंजीकरण किया ... <फ्रांस में उद्योग (ALTERA) और अकादेमी (CNFM) के 25 न्यायाधीशों ने 32 परियोजनाओं [1] की समीक्षा की।

वैज्ञानिक सलाहकार, जैसे छात्र जो इस काम में शामिल होना चाहते थे, पहले से ही विभिन्न परियोजनाओं पर बहुत अधिक तनाव में थे, लेकिन प्रतियोगिता के दौरान उत्साह और बहुत सी नई चीजें सीखने की प्रेरणा फिर से प्रतियोगिता में भाग लेने के लिए वजनदार तर्क बन गए। यह एक ऐसी परियोजना के साथ आया था जिसके साथ आप आवेदन कर सकते हैं।

किसी प्रोजेक्ट के लिए आइडिया

ताकि परियोजना एक तरफ न रह जाए, विभाग के लिए उपयोगी एक उपकरण को लागू करने का निर्णय लिया गया था, जिसे बाद में आसानी से विकसित और सुधार किया जा सकता था। विभाग की गतिविधि के क्षेत्रों के आधार पर, विभिन्न विकल्प थे: एक ऑप्टिकल रिफ्लेक्टोमीटर, एक स्ट्रोबोस्कोपिक आस्टसीलस्कप, आदि। मौजूदा अनुप्रयोगों को जल्दी से देख रहे हैं और अतिरिक्त बोर्ड उपलब्ध हैं, यह पता चला था कि रिफ्लेक्टोमीटर पहले से ही घोषित किया गया था, लेकिन एक स्ट्रोबोस्कोपिक आस्टसीलस्कप को ऐसे तत्वों पर इकट्ठा नहीं किया जा सकता था। एकमात्र विचार जो जीवित रहता है वह वेक्टर नेटवर्क विश्लेषक है। दूसरे दिन एक कुंडल को प्रयोगशाला में लाया गया, जिसके लिए कोई दस्तावेज नहीं था। यह कार्य इन कॉइल की कम से कम अनुमानित विशेषताओं को निर्धारित करना था। यह ज्ञात था कि ऑसिलेटरी सर्किट को उनमें इकट्ठा किया गया था, इसलिए मुख्य कार्य गुंजयमान आवृत्ति का पता लगाना था। ऐसे कार्यों में, एक वेक्टर नेटवर्क विश्लेषक (VAC या VNA - वेक्टर नेटवर्क विश्लेषक) केवल आवेदन पा सकता है। वीएनए आपको एक फैलाव मैट्रिक्स को परिभाषित करने की अनुमति देता है, जिसे एस-पैरामीटर मैट्रिक्स के रूप में भी जाना जाता है। इस पद्धति में, अध्ययन के तहत तत्व को एक ब्लैक बॉक्स माना जाता है, जिसमें इस उपकरण के बंदरगाहों से घटना और परिलक्षित संकेतों का विश्लेषण किया जाता है। इसलिए, दो-पोर्ट प्रणाली के लिए, मैट्रिक्स निम्नानुसार है:

$$

$$\ start {bmatrix} V_1 ^ - (f) \\ V_2 ^ - (f) \\\ अंत {bmatrix} = \ {शुरू {bmatrix} S_ {11} (f) S_ {12} (f) \\ S_ {21} (f) S_ {22} (f) \\\ end {bmatrix} \ start {bmatrix} V_1 ^ + (f) \\ V_2 ^ + (f) \\\ end {bmatrix}$$

जहां वी 1 + वी 2 + बंदरगाहों पर आने वाली विद्युत चुम्बकीय तरंगें हैं;
V1- V2- - बंदरगाहों को छोड़कर विद्युत चुम्बकीय तरंगें;
Sij मल्टीप्लेक्स स्कैटरिंग मैट्रिक्स के तत्व हैं। [2]

एक मल्टीपोल के एस-मापदंडों की मापने की योजना

हम एक्स-रे (कम से कम मेट्रो के एक्स-रे) का उपयोग करके घटकों और सर्किट की जांच करने में विफल रहे, इसलिए निम्नलिखित सर्किट को घुटनों पर इकट्ठा किया गया था: एक जनरेटर का उपयोग करके कुंडल इनपुट के माध्यम से एक कदम के साथ बारी-बारी से आवृत्तियों को दर्ज किया गया था, सर्कुलर का दूसरा पोर्ट कॉइल इनपुट से जुड़ा था, और तीसरा इनपुट। एक आस्टसीलस्कप के लिए अपने सॉफ्टवेयर में आयाम-आवृत्ति विश्लेषण मोड। ऐसा सर्किट पैरामीटर S11 को मापना संभव बनाता है, अर्थात। प्रतिबिंब। अंत में, बहुत पीड़ा और अंशांकन के बाद, मैं इस विशेषता को हटाने में कामयाब रहा - लेकिन किस कीमत पर? विभाग ने लंबे समय से इसी तरह के कार्यों (रेडियो-इलेक्ट्रॉनिक उपकरणों के एएफसी को मापने) के लिए एक वेक्टर नेटवर्क विश्लेषक के अधिग्रहण की उम्मीद की थी, लेकिन यह खरीद हमेशा किसी भी तरह देरी हुई।

कॉइल के साथ उपद्रव के बाद, अपने स्वयं के सर्किट विश्लेषक को दृश्य और आरामदायक ट्यूनिंग के साथ इकट्ठा करने का निर्णय लिया गया था। उत्साह और विभाग में काम करने वाले छात्रों और स्नातक छात्रों से अपने लिए कुछ नया सीखने की इच्छा करना मुश्किल नहीं है, इसलिए टीम को एक इलेक्ट्रॉनिक्स इंजीनियर, एक चिप पर सिस्टम-प्रोग्रामर-डेवलपर, मुझे और दो आकाओं से जल्दी से इकट्ठा किया गया था।

जल्दी से नहीं कहा! आवृत्ति बैंड, प्रसंस्करण एल्गोरिदम और परियोजना के अन्य मापदंडों के बारे में कई चर्चाओं के बाद, आवेदन में निम्नलिखित शामिल थे:

• दावा परियोजना एक डीई 10-नैनो बोर्ड पर SoC FPGA पर आधारित एक वेक्टर सर्किट विश्लेषक है;
• अनुरोधित अतिरिक्त बोर्ड: एक प्रोग्राम जिसमें एक प्रोग्राम फ्रीक्वेंसी जनरेटर, एक उच्च आवृत्ति मिक्सर और एक ADC वाला बोर्ड होता है;
• ऑपरेटिंग आवृत्ति रेंज: अतिरिक्त बोर्डों के प्रस्तुत मापदंडों के अनुसार;
• जुड़े हुए बंदरगाहों की संख्या के त्वरित विस्तार की संभावनाएं;
• स्क्रीन पर आयाम और चरण घटक का आउटपुट;
• वेक्टर नेटवर्क विश्लेषक के लिए अन्य बुनियादी इनपुट / आउटपुट फ़ंक्शन।

अगले चरण में जाने के लिए, यह आवश्यक था कि परियोजना पृष्ठ पर साइट पर पंजीकृत उपयोगकर्ताओं से "पसंद" की पर्याप्त संख्या प्राप्त हो। सबसे पहले, सब कुछ ठीक हो गया, लेकिन फिर कुछ संदिग्ध परियोजनाओं को अन्य परियोजनाओं की तुलना में पसंद और विचारों के अवास्तविक और विपरीत मूल्यों को प्राप्त करना शुरू हो गया। यह पता चला कि प्रतियोगिता स्थल धोखा देने के लिए बहुत असुरक्षित था।

कुछ समय बाद, आयोजकों ने बताया कि न्यायाधीशों का पैनल अभी भी अंतिम रूप से चयन करेगा, इसलिए उपयोगकर्ताओं की पसंद, वास्तव में, अपना वजन कम कर लिया। 31 जनवरी को, हमारी टीम उन लोगों की सूचियों में दिखाई दी जो अगले चरण में गए थे और हमने डिबगिंग की प्रत्याशा में अधिक विस्तार से अपनी परियोजना के माध्यम से सोचना शुरू किया।

हर्ष वास्तविकता

सबसे पहले DE10-नैनो बोर्ड आया। सुखद, लेकिन थोड़ा अजीब: उन्हें उम्मीद थी कि बोर्ड सभी एक साथ आएंगे। कुछ दिनों बाद, सीमा शुल्क से कॉल आता है: शुल्क आया, वे सभी एक साथ मूल्य सीमा से अधिक हैं, इसलिए आपको सीमा शुल्क निकासी के लिए भुगतान करने की आवश्यकता है जो इन शुल्कों की लागत के बराबर है। इस तरह की स्थिति ने हमें परेशान कर दिया, लेकिन हमें यह शोभा नहीं देता: हमने बोर्डों को मना कर दिया। मिक्सर और जनरेटर की उपस्थिति में हमारे पास नहीं था, नए समाधान खोजने के लिए आवश्यक है। क्या करें? पहली बात जो दिमाग में आई, वह सबसे सटीक नहीं थी, बल्कि असामान्य समाधान थी: सामान्य GPIO पैर का उपयोग करें और इसके साथ एक मेयंडर उत्पन्न करें। इस पैर के आउटपुट पर एक एनालॉग कम-पास फिल्टर स्थापित किया गया है, जो अधिकतम मेयर आवृत्ति से थोड़ा बड़ा कट-ऑफ बैंड है। शुरुआत के लिए, यह 1 मेगाहर्ट्ज (उदाहरण के लिए) से विश्लेषण शुरू करने का प्रस्ताव था: फिर फ़िल्टर के बाद हमें अधिक या कम शुद्ध साइन मिलेगा (उच्चतम हार्मोनिक्स फ़िल्टर द्वारा काट दिया जाएगा), और इस तरह जब तक आवृत्ति उस पर नहीं गिर जाती है जिस पर फिल्टर के बाद संकेत दो हार्मोनिक्स होंगे। मेयंडर विषम हार्मोनिक्स का योग है, और प्रत्येक हार्मोनिक के आनुपातिक योगदान को अग्रिम में जाना जाता है [3]।


समय और आवृत्ति डोमेन में एक मेन्डियर का एक उदाहरण: 500 kHz पर हार्मोनिक सिग्नल के घटक, 1.5 मेगाहर्ट्ज, आदि स्पेक्ट्रम पर दिखाई देते हैं।

1 मेगाहर्ट्ज की कटऑफ आवृत्ति के साथ एक फिल्टर के साथ, आप 33 तक नीचे जा सकते हैं। (3) kHz। इस आवृत्ति के बाद, हमें फ़िल्टर के पीछे दो साइन का योग प्राप्त करना चाहिए। उनके आयामों का आनुपातिक अनुपात ज्ञात है (sinc-function), मापा डिवाइस की प्रतिक्रिया 1 मेगाहर्ट्ज (पहली विषम हार्मोनिक) की आवृत्ति के लिए भी, इसलिए हमें एक अज्ञात के साथ एक समीकरण बनाने और 33, (3) kHz की आवृत्ति के लिए प्रतिक्रिया विशेषता की गणना करने की आवश्यकता है! सबसे पहले, यह समाधान बहुत सरल लग रहा था, इसलिए शुरुआत के लिए यह उम्मीद में सभी को बताया गया था कि किसी को गलती मिल जाएगी। कोई त्रुटि नहीं मिली, लेकिन चर्चा आगे बढ़ने के साथ कई सीमाएँ खोजी गईं:

• GPIO पैर एक मेन्डर्स का सबसे अच्छा स्रोत नहीं है, खासकर बढ़ती आवृत्ति के साथ;
• उपलब्ध घटकों पर एक कॉम्पैक्ट फ़िल्टर को मिलाप एक गैर-तुच्छ कार्य होगा;
• यहां तक ​​कि अगर इन सीमाओं को दरकिनार किया जा सकता है, तो चरण पहचान के लिए एक सिंक्रनाइज़ेशन समस्या उत्पन्न होती है।

मान लीजिए कि हमने एनालॉग पक्ष में सभी समस्याओं को हल किया है; प्रोग्रामेटिक रूप से, दो अन्य उत्पन्न होते हैं:

• कम आवृत्ति के साथ, प्रत्येक पिछली पहचान और गणना की त्रुटि बाद के माप में योगदान करेगी;
• आवृत्ति कम होने से विशेषताओं की गणना करने का समय काफी बढ़ जाएगा।

और अंत में, अंतिम लेकिन कम से कम नहीं। वर्णित सर्किट का उपयोग किया जा सकता है यदि मापा तत्व एक रैखिक स्थानांतरण फ़ंक्शन द्वारा वर्णित किया जा सकता है। हालांकि, अगर हम गैर-रैखिक विशेषताओं के साथ एक ब्लैक बॉक्स को मापते हैं - विचार में अच्छे से अधिक समस्याएं हैं। बहुत समय नहीं बचा था (पहला परिणाम बोर्ड आने के दो महीने बाद दिखाया जाना चाहिए), इसलिए, कुछ विचार-विमर्श के बाद, हमने मौजूदा डिबग बोर्डों के साथ अपने शेयरों को दोबारा जांचने का फैसला किया - और 125 Msps पर 14-बिट DAC पाया! सबसे सुरुचिपूर्ण समाधान नहीं है, लेकिन कोई विकल्प नहीं है, हम इसे आउटपुट सिग्नल जनरेटर के रूप में उपयोग करते हैं।

पहली अवधारणा

एक जनरेटर के रूप में चयनित डीएसी समानांतर बस के इनपुट पर डेटा प्राप्त करता है और इसे FPGA से आने वाले घड़ी संकेत के साथ देता है। ऐसा सर्किट हमारे सर्किट में सिंक्रोनाइज़ेशन के लिए आदर्श है। हालांकि, सवालों का पता लगाने के साथ बने रहे।

हां, एक ही बोर्ड पर 65 एमएसपीएस में 14-बिट एडीसी है। लेकिन केवल जनरेटर की क्षमता संभावित रूप से अधिक है, और मोटेलनिकोव के प्रमेय के अनुसार, यह एडीसी अब अधिकतम आवृत्तियों पर काम नहीं करेगा।

अनुभवी इलेक्ट्रॉनिक्स इंजीनियरों के साथ इस समस्या की चर्चा के दौरान समाधान पाया गया। यह पता चला कि हमारे कार्य के लिए हम एक लॉक-इन एम्पलीफायर सर्किट का उपयोग कर सकते हैं: इस तरह के डिटेक्टर का आउटपुट दो स्थिर मान, चरण और चतुष्कोणीय घटक हैं, जिनसे आप संकेत के आयाम और चरण प्राप्त कर सकते हैं, और चूंकि वे निरंतर हैं, इसलिए उनका पता लगाया जा सकता है। यहां तक ​​कि DE10-नैनो पर धीमी गति से स्थापित ADC के साथ! पहले एलटीस्पाइस में सर्किट को मॉडल करने का फैसला किया गया था, और उसके बाद ही घटकों का चयन करें और सर्किट को इकट्ठा करें, यह ध्यान में रखते हुए कि डिटेक्टर इनपुट सर्कुलेटर से एक संकेत है, और आउटपुट डीई 10-नैनो बोर्ड पर एडीसी से जुड़े हैं।



अपडेटेड प्रोजेक्ट कॉन्सेप्ट

1 हर्ट्ज से 1 मेगाहर्ट्ज की आवृत्ति के साथ कुछ हर्ट्ज के लिए सेट किए गए चरणों के साथ साइनसोइडल सिग्नल संचारक के पहले बंदरगाह को खिलाए गए थे। अध्ययन किए गए डिवाइस को दूसरे पोर्ट से जोड़ा गया था, जो आवृत्ति प्रतिक्रिया के आधार पर संकेत का एक प्रतिबिंब गुणांक बदल गया। प्रतिबिंबित संकेत पोर्ट 3 को खिलाया गया था, जहां आवृत्ति और चरण विशेषताओं को निर्धारित करने के लिए एक तुल्यकालिक डिटेक्टर सर्किट को इकट्ठा किया गया था। सही संचालन के लिए, परिसंचारी के बंदरगाहों को 100 ओम के प्रतिबाधा से मिलान किया गया था, जो डीएसी के आउटपुट प्रतिरोध और अध्ययन के तहत उपकरणों की पसंद से जुड़ा था।



प्रोजेक्ट पूरा होने से पहले एक महीने से भी कम समय बचा था, और समय सीमा के अंत तक रिपोर्टिंग सामग्री तैयार करना आवश्यक था: प्रतियोगिता पृष्ठ पर परियोजना का विस्तृत विवरण, सार्वजनिक डोमेन में गिटहब पर पोस्ट की गई परियोजना और किए गए कार्य पर एक वीडियो रिपोर्ट।

चूंकि अब हम समझ गए थे कि डेटा किस इनपुट और आउटपुट में जाएगा, इसलिए हमने SoC FPGA के लिए एक प्रोजेक्ट पर काम शुरू किया। हमने इस परियोजना को निम्न प्रकार से कार्यान्वित करते हुए देखा: उपयोगकर्ता आवृत्ति रेंज निर्धारित करता है जिसमें माप की योजना बनाई जाती है, FPGA DAC का उपयोग करते हुए एक निर्दिष्ट अंतराल में हार्मोनिक्स उत्पन्न करना शुरू करता है, ADC इनपुट पर चतुष्कोणीय और चरण घटकों को प्राप्त करता है, उन्हें वर्तमान आवृत्ति पर आयाम और चरण मूल्यों में परिवर्तित करता है। प्राप्त मूल्यों को डिबग बोर्ड से जुड़े मॉनिटर पर वास्तविक समय में प्रदर्शित किया जाता है। मॉनिटर पर जानकारी प्रदर्शित करने पर पहले से ही उपलब्धियां थीं, इसलिए मुख्य भाग वास्तविक समय में डेटा का सही प्रतिपादन और एचडीएमआई के लिए छवि का आउटपुट था। हम अनियंत्रित हैं। पहले समूह ने प्रोसेसर के लिए कार्यक्रम पर काम किया, आवश्यक विवरणों को और अधिक विस्तार से समझने के लिए, डेटा विज़ुअलाइज़ेशन पर सवाल। हमने उन्हें स्क्रीन रिज़ॉल्यूशन को 1024x768 [6] तक बढ़ाने के लिए भी कहा। दूसरे समूह ने FPGA पर भाग के कार्यान्वयन पर विवरण छोड़ दिया, जिसे तब हल्के_एच 2 एफ इंटरफ़ेस बस के माध्यम से प्रोसेसर में लाया जाना चाहिए, साथ ही पहले प्रोटोटाइप सिंक्रोनस डिटेक्टर की संचालन क्षमता का परीक्षण भी किया जाना चाहिए। कमियों को दूर करने और कई तत्वों की विशेषताओं को सफलतापूर्वक मापने के बाद, बहुत समय नहीं बचा था, इसलिए अगले दो दिन सिस्टम को एक साथ जोड़ने, रिपोर्ट जोड़ने और वीडियो को संपादित करने के लिए समर्पित थे।


क्वार्टस II में शीर्ष-स्तरीय फ़ाइल की उपस्थिति

आखिरी मिनट

प्रयोगशाला में एक-दो दिन से अधिक समय बिताने के बाद, हमने पूरी प्रणाली को इकट्ठा किया। यह पूरी संभावित आवृत्ति रेंज के लिए काम नहीं करता था, केवल S11 पैरामीटर को मापा और मॉनिटर पर कनेक्ट डिवाइस के मापा चरण और आयाम विशेषताओं को प्रतिबिंबित किया। बाहरी रूप से इकट्ठे डिवाइस अभी भी बहुत आकर्षक नहीं दिखे - सिंगल-कोर तारों से जुड़े तीन अलग-अलग बोर्ड, लेकिन यह एक कामकाजी प्रोटोटाइप है, और आप अगले चरण में एक मार्फेट पर रख सकते हैं। हमने पाठ लिखा, कार्यान्वयन के चरणों का वर्णन किया, एक वीडियो शूट किया, सभी साइट पर अपलोड किया गया और इंतजार करना शुरू कर दिया।


बेशक, हमने इन सामग्रियों को जोड़ने के लिए कुछ दोस्तों के लिंक को थोड़ा सा जोड़ा। हालाँकि, एक दिन में, विचार अपने आप बढ़ने लगे, मानो किसी ने इसे प्रचार में मिला दिया हो। थोड़े विश्लेषण के बाद यह पता चला: हमारे प्रोजेक्ट को हैकादेय पर देखा गया था। [analysis] और अधिकांश दृश्य वहां से थे। हमारी परियोजना के लिए पहली प्रतिक्रियाओं को देखना दिलचस्प था। प्रेरित होकर, हम परिणामों की प्रतीक्षा करने लगे।

मगर

प्रतियोगिता में हमारी भागीदारी का यह पहला वर्ष नहीं है। यह परियोजना हमारे लिए पहले से लागू छात्र कार्य के बीच सबसे अधिक विचारशील थी। लेकिन यह एक साथ विकसित नहीं हुआ: हम अगले चरण में नहीं गए। शायद यह हमारे और न्यायाधीशों के बीच गलतफहमी के कारण है। शायद परियोजना केवल FPGAs (क्रिप्टोग्राफी, समानांतर कंप्यूटिंग, तंत्रिका नेटवर्क, आदि) के लिए वर्तमान रुझानों के क्षेत्र में पूरी तरह से प्रवेश नहीं करती है। लेकिन हमारे लिए, यह SoC FPGA पर विकास का एक बड़ा कदम है, विकास की एक नई शाखा और, सबसे महत्वपूर्ण बात, अनुभव।

पी.एस.

प्रतियोगिता के फाइनल में दूसरे स्थान पर आने वाले रूसी प्रतिनिधियों को बधाई!
मैं अपनी परियोजना सहयोगियों Danila Nikiforovsky और Yevgeny Vostrikov और नेताओं इवान Deineku , फिलिप Shuklin और Artem Aleinik को उनकी सक्रिय भागीदारी और समर्थन के लिए धन्यवाद देता हूं।

संदर्भ

[१] इनोवेट यूरोप २०१५ प्रतियोगिता www.innovateeurope.org/eu/2015winner.html
[२] हाई-स्पीड इंटरफ़ेस, जोस मोरेरा, ह्यूबर्ट वेकमैन, २०१०, परिशिष्ट एफ पी ५०३ के स्वचालित परीक्षण के लिए एक इंजीनियर की गाइड।
[३] आयताकार दालों के आवधिक अनुक्रम के स्पेक्ट्रम, en.dsplib.org/content/fourier_series_pimp/fourier_series_pimp.html
[४] लॉक-इन डिटेक्शन और कला की स्थिति के सिद्धांत, ज्यूरिख इंस्ट्रूमेंट्स www.zhinst.com/applications/principles- इन-लॉक-इन-डिटेक्शन
[5] फेराइट और चुंबक के बिना कम-आवृत्ति वाले संचारक / इन्सुलेटर www.cqham.ru/oth9.htm
[6] DE10-नैनो बोर्ड के लिए VAC प्रोजेक्ट github.com/tvSushttov/em078_vector_analyzer
[7] VAC के बारे में लेख Hackaday पर hackaday.com/2018/05/09/vector-network-analyzer-use-soc-fpga