DDR SDRAM - डिज़ाइन सुविधाएँ और सिग्नल अखंडता

तेजी से डीडीआर एसडीआरएएम मेमोरी मॉड्यूल का उपयोग करने वाले इलेक्ट्रॉनिक उपकरणों को डिजाइन करने के लिए संकेत अखंडता पर विशेष ध्यान देने की आवश्यकता होती है। लेख ऐसी समस्याओं के समाधान के लिए आधुनिक मॉडलिंग टूल के बारे में बात करता है।

आज, लगभग सभी आधुनिक इलेक्ट्रॉनिक्स मेमोरी मॉड्यूल से लैस हैं। सर्वर, कंप्यूटर, स्मार्टफोन, गेम कंसोल, जीपीएस नेविगेटर और अधिकांश अन्य डिवाइस प्रोसेसर और FPGAs के आधार पर डिज़ाइन किए गए हैं। इस तरह के उपकरणों के लिए एक बड़े चैनल बैंडविड्थ या दोहरे आवृत्ति मेमोरी (DDR) मेमोरी के साथ उच्च गति की मेमोरी की आवश्यकता होती है। डीडीआर एसडीआरएएम (यादृच्छिक पहुंच और दोगुनी डेटा ट्रांसफर गति के साथ समकालिक गतिशील मेमोरी) की प्रत्येक नई पीढ़ी के साथ, डेटा विनिमय गति, क्षमता, मेमोरी खपत कम हो जाती है।

डीडीआर मेमोरी के साथ उपकरणों के मुद्रित सर्किट बोर्डों को डिजाइन करते समय, कई कठिनाइयां पैदा हो सकती हैं, जिनमें से एक संकेत अखंडता की समस्या है। यह आलेख DDR मेमोरी का उपयोग करके उपकरणों में संकेतों की अखंडता को सुनिश्चित करने के मुद्दों पर चर्चा करता है।

डिजिटल डेटा सिग्नल का शोर और घबराना

कंट्रोलर से माइक्रोक्रिकिट में मेमोरी बस के क्लॉक सिग्नल को प्राप्त / प्रसारित करते समय, ट्रांसमीटरों और रिसीवर्स के स्वयं के घबराहट, ट्रांसमिशन लाइनों में नुकसान, शोर और हस्तक्षेप के कारण विभिन्न हस्तक्षेप हो सकते हैं। यह सब डिजिटल इंटरफ़ेस सिग्नल के आकार के घबराहट और विरूपण की उपस्थिति की ओर जाता है।

एक आदर्श संकेत में जोड़ी गई किसी भी अवांछित ऊर्जा को शोर माना जा सकता है। यह पड़ोसी लाइनों, खराब डिज़ाइन किए गए ट्रांसमिशन चैनल, असंगत प्रतिबाधा और अन्य कारकों से हस्तक्षेप के कारण हो सकता है जो नाड़ी के सामने धुंधला हो जाना। शोर की अनुपस्थिति में, वास्तविक संकेत आदर्श के समान है।

आदर्श तरंग से कोई भी विचलन इसकी अखंडता को प्रभावित करता है। समय विचलन (घबराना) और आयाम / वोल्टेज विचलन (शोर) भी सिस्टम के प्रदर्शन को प्रभावित करते हैं। यदि आप संकेतों की अखंडता को सुनिश्चित नहीं करते हैं, तो डीडीआर सिस्टम गलत जानकारी का उपयोग करेगा, जो बिट त्रुटियों (बीआर त्रुटि दर) की तीव्रता में काफी वृद्धि करेगा। अंततः, सिस्टम गलत और अक्षम रूप से काम करेगा।

एक विशिष्ट उदाहरण पर विचार करें। यदि इंजीनियर ट्रांसमीटर को कुछ दूरी पर स्थित असंगत रिसीवर से जोड़ता है, तो तरंग चित्र 1a में दिखाए गए के समान होगा: यहाँ आप स्पष्ट रूप से "रिंगिंग" को 0.86 V के स्तर पर देख सकते हैं और 1.75 के स्तर पर तेजी से बढ़ते उत्सर्जन को देख सकते हैं। 1.2 वी के एक संकेत पर वी। यह सब DDR4 तर्क की खराबी का कारण बन सकता है और, यदि सर्किट बोर्ड को इस तरह की टोपोलॉजी के साथ डिज़ाइन किया गया है, तो डेटा स्ट्रीम में 100% संभावना त्रुटियों के साथ होगा, जो बदले में, सिस्टम के गलत संचालन का कारण बन सकता है। ।

सैद्धांतिक रूप से, ट्रांसमिशन लाइन की लंबाई को कम करके "रिंगिंग" और उत्सर्जन के साथ समस्याओं को हल करना संभव है, लेकिन, दुर्भाग्य से, यह शायद ही कभी अभ्यास में काम करता है। सबसे प्रभावी तरीका है कि प्रतिबाधा द्वारा रिसीवर / ट्रांसमीटर से मिलान किया जाए, जिसके परिणामस्वरूप शोर का स्तर कम हो जाता है, और संकेत आकार बहुत बेहतर हो जाता है (चित्र 1 बी देखें)।


अंजीर। 1. एक टोपोलॉजी जिसमें संकेत गुणवत्ता के साथ समस्या है: क) समन्वय से पहले बी) समन्वय के बाद

इस संबंध में, यह सवाल उठता है कि किस अनुमोदन रेटिंग का उपयोग करें और इसकी गणना कैसे करें, क्योंकि रेटिंग में एक छोटा सा बदलाव भी महत्वपूर्ण प्रदर्शन को प्रभावित कर सकता है। इस समस्या को हल करने का एकमात्र तरीका है, विशेष रूप से, हाइपरलिंक्स में उपयोग किए जाने वाले इंटरैक्टिव सुलह विज़ार्ड्स का उपयोग करना।

डीडीआरएक्स में टाइमिंग इश्यू

चूंकि गीगाहर्ट्ज़ फ़्रीक्वेंसी पर चलने वाली समानांतर बसें, जैसे कि DDR3 / 4, मुद्रित सर्किट बोर्डों के डिज़ाइन में तेजी से उपयोग की जाती हैं, सिग्नल अखंडता समस्याएं विशेष रूप से तीव्र हैं। उदाहरण के लिए, DDR3 SDRAM, DDR2 से गति और आवृत्ति प्रदर्शन के मामले में काफी भिन्न है: DDR2 की अधिकतम घड़ी आवृत्ति 800 MHz है, और DDR3 की अधिकतम आवृत्ति 1600 MHz है। कोशिकाओं के आपूर्ति वोल्टेज में कमी के कारण, नए प्रकार के RAM के निर्माता अपनी ऊर्जा खपत को 15% तक कम करने में कामयाब रहे, जिसे DDR2 के प्रभावशाली प्रदर्शन को देखते हुए, वास्तविक सफलता कहा जा सकता है। DDR3 इंट्रा-मॉड्यूल (ODT) मिलान के साथ एक नेटवर्क "फ्लाई-बाय" कमांड / एड्रेस / कंट्रोल बस टोपोलॉजी का उपयोग करता है। उसी समय, डीडीआर 3 सिग्नल अखंडता की नई समस्याएं पैदा करता है, विशेष रूप से, ओडीटी सर्किट, उच्च डेटा दर और समय विकृति के साथ जुड़ा हुआ है।

इस तथ्य के बावजूद कि नियंत्रक हैं जो स्वचालित रीड / राइट कैलिब्रेशन करते हैं, समय अंतराल को अनुकूलित करते हैं, डेवलपर को सही समय सुनिश्चित करने की आवश्यकता होती है। DDR3 इंटरफेस में समय सीमाएं इतनी छोटी हैं कि अनुकूलन के लिए अनुभवजन्य दृष्टिकोण अब पर्याप्त नहीं है, और उच्च गति पर इंटरफ़ेस के संचालन की गारंटी देने के लिए, सर्किट का एक विस्तृत विश्लेषण आवश्यक है।

ऐसे जटिल लौकिक संबंधों को अतिरिक्त साधनों की मदद के बिना विश्लेषण करना मुश्किल है। सामान्य रूप से संभावित समस्याओं को पहचानने और समाप्त करने या जटिल समय संबंधों की गणना करने के लिए, इंजीनियरों को एक कारण संबंध विश्लेषण करना चाहिए, जो एक जटिल और समय लेने वाला कार्य है।

इस तरह की डिजाइन समस्याएं अक्सर प्रोजेक्ट प्लानिंग में देरी का कारण बनती हैं और परिणामस्वरूप, तैयार उत्पाद को बाजार में प्रवेश करने में लगने वाले समय में काफी वृद्धि होती है। उन्नत, शक्तिशाली सिमुलेशन उपकरण इंजीनियरों को एक स्वीकार्य बीईआर स्तर पर संकेतों का अनुकूलन करके त्रुटियों को जल्दी से खोजने और सही करने में मदद कर सकते हैं।

DDR SDRAM सिस्टम का सिग्नल इंटीग्रिटी एनालिसिस

JEDEC सेमीकंडक्टर इंजीनियरिंग मानकीकरण समिति ने आवश्यकताओं की एक सूची को मंजूरी दी है जो गुणवत्ता वाले उत्पादों को विकसित करते समय पालन की जानी चाहिए। यह महत्वपूर्ण है कि डीडीआर SDRAMs उचित संचालन सुनिश्चित करने और संकेत अखंडता समस्याओं को रोकने के लिए इन आवश्यकताओं को पूरा करते हैं। हालांकि, सभी आवश्यक मापों और गणनाओं को अंजाम देना अक्सर कई कठिनाइयों से भरा होता है।

कभी-कभी नियंत्रक विक्रेता द्वारा प्रदान किए गए लेआउट निर्देशों का सख्ती से पालन करके इन गणनाओं को पूरी तरह से टाला जा सकता है। लेकिन क्या होगा यदि विशिष्ट परियोजनाओं में विभिन्न सीमाओं के कारण ऐसी सिफारिशों को लागू नहीं किया जा सकता है? यदि परियोजना को सभी सिफारिशों और आवश्यकताओं को पूरा करने के लिए यह सुनिश्चित करने में बहुत समय लगता है तो क्या करें? ऐसी स्थितियों में, आपको उत्पादन में डालने से पहले परियोजना को जल्दी से सत्यापित करने के लिए उपकरणों का उपयोग करना होगा।

HyperLynx DDR (चित्र 2 देखें) का उपयोग करके, आप पूरे DDR चैनल को एक पुनरावृत्ति में अनुकरण कर सकते हैं। ऐसा करने के लिए, आपको केवल उपयुक्त डिवाइस मॉडल को बांधने की आवश्यकता है जो निर्माताओं की वेबसाइटों पर उपलब्ध हैं। उसके बाद, सिमुलेशन के लिए सेटअप समय केवल दस मिनट लगेगा, जो बिना देरी के आगे मॉडलिंग की अनुमति देगा।


अंजीर। 2. हाइपरलिंक्स डीडीआर इंटरएक्टिव हेल्पर के साथ मॉडलिंग

सेटअप प्रक्रिया सहज रूप से सरल है, क्योंकि सिमुलेशन स्थापित करने के लिए आवश्यक सभी मापदंडों को सहायक द्वारा अंतःक्रियात्मक रूप से अनुरोध किया गया है। उपयोगकर्ता बस प्रासंगिक जानकारी दर्ज करता है, जैसे कि नियंत्रकों और मेमोरी उपकरणों के लिए आईबीआईएस मॉडल की पसंद, पढ़ने / लिखने के चक्र, ओडीटी, आदि के लिए हस्तांतरण दर। सभी बनाए गए कॉन्फ़िगरेशन भविष्य के उपयोग के लिए सहेजे जा सकते हैं, जिससे भविष्य की परियोजनाओं में सेटअप समय कम हो जाएगा। पीसीबी स्टैक के लिए आवश्यकताओं को निर्धारित करने में मदद करने से पहले या बाद में सिमुलेशन किया जा सकता है।

सिमुलेशन परिणामों का विश्लेषण

सिमुलेशन में पूरे डीडीआर बस में सिग्नल अखंडता विश्लेषण और सिंक्रनाइज़ेशन शामिल है। सिमुलेशन प्रक्रिया के पूरा होने पर, एक रिपोर्ट बनाई जाती है जिसमें कॉन्फ़िगरेशन जानकारी और इंटरएक्टिव सहायक में दर्ज किए गए डेटा के अनुसार चेक के पास (पास नहीं) पर डेटा शामिल होता है। परिणामों को समय-समय पर सावधान अध्ययन और साइकल रीड / राइट साइकल में पता और कमांड बसों या डिफरेंशियल सर्किट्स में सिग्नल की अखंडता की समस्याओं के सावधानीपूर्वक अध्ययन के लिए व्यवस्थित किया जा सकता है। सभी रिपोर्ट परिणाम सिग्नल के चित्रमय तरंगों को देखने के लिए उपकरण तक त्वरित पहुंच के लिए, इसी अनुकार डेटा से जुड़े होते हैं।

DDRx विज़ार्ड द्वारा बनाए गए बैच मोड में सिमुलेशन डेटा को डिस्क पर सहेजा जा सकता है, जो आपको हाइपरलिंक्स ऑसिस्कोस्कोप का उपयोग करने के लिए एक साथ कई सर्किटों का अनुकरण करने और ऑफ़लाइन मोड में सिग्नल अखंडता की समस्याओं का विस्तार से अध्ययन करने की अनुमति देता है।

निष्कर्ष

DDR SDRAM इलेक्ट्रॉनिक उपकरणों के विकास में नई संभावनाओं को खोलता है। अन्य उच्च गति इंटरफेस के साथ, डीडीआर मेमोरी के उपयोग में कई विशेषताएं हैं। उत्पादों के निर्माण में अनावश्यक और महंगी पुनरावृत्तियों से बचने के लिए सिग्नल अखंडता की समस्या का सावधानीपूर्वक अध्ययन किया जाना चाहिए। मॉडलिंग इस समस्या को हल करने का एक शानदार तरीका है, जो आपको बोर्ड स्तर पर प्रभाव को ध्यान में रखने की अनुमति देता है, जैसे कि प्रतिबाधा और समय की देरी में परिवर्तन, मेमोरी इंटरफ़ेस पर व्यापक नियंत्रण प्रदान करना। शक्तिशाली विश्लेषण उपकरण यह सुनिश्चित करने में मदद करेंगे कि परियोजनाएं JEDEC सिफारिशों का अनुपालन करती हैं और यह सुनिश्चित करती हैं कि अंतिम उत्पाद उच्च प्रदर्शन और विश्वसनीयता के साथ काम करेगा।

HyperLynx DDR को कई CAD PCB डिजाइन कंपनियों द्वारा साझा किया जा सकता है, जिसमें PADS और Xpedition शामिल हैं।

यह लेख मोडन इलेक्ट्रॉनिक्स नंबर 7, 2018 (www.soel.ru) पत्रिका में प्रकाशित हुआ था।