🔓 🤘🏻 😐 FPGA पर विंडो फ़िल्टरिंग की विशेषताएं 👊🏻 🤛🏿 🕺🏼

सभी को नमस्कार! यह आलेख डिजिटल सिग्नल प्रोसेसिंग के एक महत्वपूर्ण भाग पर ध्यान केंद्रित करेगा - विशेष रूप से FPGAs पर विंडो सिग्नल फ़िल्टरिंग। लेख दिखाएगा कि मानक लंबाई की क्लासिक खिड़कियां और 64K से 16M + नमूनों में "लंबी" खिड़कियां कैसे डिज़ाइन करें। मुख्य विकास भाषा VHDL है, तत्व आधार नवीनतम परिवारों के नवीनतम Xilinx FPGA क्रिस्टल हैं: ये Ultrascale, Ultrascale +, 7-Series हैं। लेख CORDIC के कार्यान्वयन को प्रदर्शित करेगा - किसी भी अवधि के विंडो कार्यों को कॉन्फ़िगर करने के लिए बुनियादी कर्नेल, साथ ही साथ बुनियादी विंडो फ़ंक्शन। लेख विवाडो HLS में उच्च-स्तरीय भाषाओं C / C ++ का उपयोग करके डिज़ाइन विधि का वर्णन करता है। हमेशा की तरह, लेख के अंत में आपको परियोजना के स्रोत कोड का लिंक मिलेगा।

KDPV: स्पेक्ट्रम विश्लेषण कार्यों के लिए DSP नोड्स के माध्यम से सिग्नल ट्रांसमिशन की एक विशिष्ट योजना।

परिचय

पाठ्यक्रम "डिजिटल सिग्नल प्रोसेसिंग" से कई लोग जानते हैं कि साइनसोइडल तरंग के लिए जो समय में अनंत है, इसका स्पेक्ट्रम सिग्नल आवृत्ति पर एक डेल्टा फ़ंक्शन है। व्यवहार में, एक वास्तविक समय-सीमित हार्मोनिक सिग्नल का स्पेक्ट्रम फ़ंक्शन ~ पाप (एक्स) / एक्स के बराबर है, और मुख्य लोब की चौड़ाई सिग्नल विश्लेषण अंतराल टी की अवधि पर निर्भर करती है । आयताकार लिफाफे द्वारा सिग्नल को गुणा करने से अधिक समय सीमा कुछ भी नहीं है। डीएसपी पाठ्यक्रम से यह ज्ञात है कि टाइम डोमेन में संकेतों का गुणन आवृत्ति डोमेन (और इसके विपरीत) में उनके स्पेक्ट्रा का एक संकेतन है, इसलिए, हार्मोनिक सिग्नल के सीमित आयताकार लिफाफे का स्पेक्ट्रम ~ sinc (x) के बराबर है। यह इस तथ्य के कारण भी है कि हम एक अनंत समय अंतराल पर सिग्नल को एकीकृत नहीं कर सकते हैं, और असतत रूप में फूरियर रूपांतरण, एक परिमित राशि के माध्यम से व्यक्त किया गया है, नमूनों की संख्या द्वारा सीमित है। एक नियम के रूप में, आधुनिक एफपीजीए डिजिटल प्रसंस्करण उपकरणों में एफएफटी की लंबाई एनएफएफटी मूल्यों को 8 से कई मिलियन अंकों तक ले जाती है। दूसरे शब्दों में, इनपुट सिग्नल के स्पेक्ट्रम की गणना अंतराल टी पर की जाती है, जो कई मामलों में एनएफएफटी के बराबर है। अंतराल टी के संकेत को सीमित करके, हम इस प्रकार टी नमूनों की अवधि के साथ एक आयताकार "विंडो" लगाते हैं। इसलिए, परिणामी स्पेक्ट्रम गुणक हार्मोनिक सिग्नल और आयताकार लिफाफे का स्पेक्ट्रम है। डीएसपी कार्यों में, विभिन्न आकृतियों की खिड़कियों को लंबे समय के लिए आविष्कार किया गया है, जो कि समय डोमेन में एक सिग्नल पर आरोपित होने पर, इसकी वर्णक्रमीय विशेषताओं में सुधार कर सकते हैं। विभिन्न विंडो की एक बड़ी संख्या मुख्य रूप से किसी भी विंडो ओवरले की मुख्य विशेषताओं में से एक है। यह सुविधा पक्ष पालियों के स्तर और केंद्रीय पालि की चौड़ाई के बीच संबंधों में व्यक्त की गई है। एक प्रसिद्ध पैटर्न: मजबूत पक्ष लोबों का दमन, व्यापक लोब और इसके विपरीत।

विंडो फ़ंक्शंस के अनुप्रयोगों में से एक: साइड लॉब्स के स्तर को दबाकर मजबूत लोगों की पृष्ठभूमि के खिलाफ कमजोर संकेतों का पता लगाना। डीएसपी कार्यों में मुख्य विंडो कार्य एक त्रिकोणीय, साइनसॉइडल, लैंकोज़ोस, हैन, हैमिंग, ब्लैकमैन, हैरिस, ब्लैकमैन-हैरिस विंडो, फ्लैट-टॉप विंडो, नटाल, गॉस, कैसर विंडो और कई अन्य हैं। उनमें से ज्यादातर विशिष्ट वजन के साथ हार्मोनिक संकेतों को सममित श्रृंखला के माध्यम से व्यक्त किए जाते हैं। जटिल आकार के विंडोज की गणना एक घातांक (गाऊसी खिड़की) या एक संशोधित बेसेल फ़ंक्शन (कैसर विंडो) द्वारा की जाती है, और इस लेख में विचार नहीं किया जाएगा। आप साहित्य में खिड़की के कार्यों के बारे में अधिक पढ़ सकते हैं, जो मैं पारंपरिक रूप से लेख के अंत में दूंगा।

निम्नलिखित आंकड़ा विशिष्ट विंडो फ़ंक्शंस और उनकी वर्णक्रमीय विशेषताओं को दिखाता है जो मटलब सीएडी टूल्स का उपयोग करके निर्मित हैं।

कार्यान्वयन

लेख की शुरुआत में, मैंने केडीपीवी डाला, जो सामान्य शब्दों में एक विंडो फ़ंक्शन द्वारा इनपुट डेटा के गुणन का एक संरचनात्मक आरेख दिखाता है। जाहिर है, FPGA में एक विंडो फ़ंक्शन के भंडारण को लागू करने का सबसे आसान तरीका यह है कि इसे मेमोरी (ब्लॉक रैमबी या वितरित डिस्ट्रीब्यूटेड - यह ज्यादा मायने नहीं रखता है) को लिखना है, और फिर सिग्नल के इनपुट नमूने आने पर डेटा को चक्रीय रूप से पुनर्प्राप्त करें। एक नियम के रूप में, आधुनिक FPGAs में, आंतरिक मेमोरी की मात्रा अपेक्षाकृत छोटे आकारों के विंडो कार्यों को संग्रहीत करने की अनुमति देती है, जो तब आने वाले इनपुट संकेतों के साथ गुणा होती हैं। छोटे से मेरा मतलब है कि खिड़की के कार्य 64K नमूनों तक लंबे होते हैं।

लेकिन क्या होगा अगर विंडो फ़ंक्शन बहुत लंबा है? उदाहरण के लिए, 1M रीडिंग। यह गणना करना आसान है कि 32-बिट बिट ग्रिड में प्रस्तुत ऐसे विंडो फ़ंक्शन के लिए, NRAMB = 1024 * 1024 * 32/32768 = RAMB36K प्रकार FPGA Xilinx क्रिस्टल की मेमोरी ब्लॉक आवश्यक हैं। और 16M नमूनों के लिए? 16 हजार मेमोरी सेल! एक भी आधुनिक FPGA में इतनी मेमोरी नहीं है। कई FPGAs के लिए यह बहुत अधिक है, और अन्य मामलों में यह FPGA संसाधनों का बेकार उपयोग है (और, निश्चित रूप से, ग्राहक का पैसा)।

इस संबंध में, आपको दूरस्थ डिवाइस से ब्लॉक मेमोरी में गुणांक लिखने के बिना, उड़ान पर सीधे FPGA के लिए विंडो फ़ंक्शन नमूने उत्पन्न करने के लिए एक विधि के साथ आने की आवश्यकता है। सौभाग्य से, बुनियादी चीजें लंबे समय से हमारे लिए आविष्कार की गई हैं। कॉर्डिक ( अंक-दर-अंक पद्धति) जैसे एल्गोरिथ्म का उपयोग करते हुए, कई विंडो फ़ंक्शंस को डिज़ाइन करना संभव है जिनके सूत्र हार्मोनिक सिग्नल (ब्लैकमैन-हैरिस, हैन, हैमिंग, नटाल, आदि) के संदर्भ में व्यक्त किए गए हैं।

कॉरडिक

कॉर्डिक एक समन्वय प्रणाली के रोटेशन की गणना करने के लिए एक सरल और सुविधाजनक पुनरावृत्ति विधि है, जो आपको आदिम जोड़ और बदलाव कार्यों को निष्पादित करके जटिल कार्यों की गणना करने की अनुमति देता है। CORDIC एल्गोरिथ्म का उपयोग करते हुए, कोई हार्मोनिक संकेतों के मानों की गणना कर सकता है पाप (x), cos (x), चरण खोजें - atan (x) और atan2 (x, y), हाइपरबोलिक ट्रिकोनोमेट्रिक फ़ंक्शंस, सदिश को घुमाएं, संख्या की जड़ निकालें, आदि।

पहले तो मैं समाप्त कॉर्डिक कर्नेल लेना चाहता था और काम की मात्रा को कम करना चाहता था, लेकिन मुझे एक्सिलिनक्स कर्नेल के लिए एक लंबा अरुचि है। गितुब पर रिपॉजिटरी का अध्ययन करने के बाद, मैंने महसूस किया कि प्रस्तुत सभी कर्नेल कई कारणों से खराब नहीं हैं (खराब दस्तावेज और अपठनीय, सार्वभौमिक नहीं, एक विशिष्ट कार्य या तत्व आधार के लिए बनाया गया है, ~~जो वेरिलोग में लिखा गया है~~ , आदि)। फिर मैंने कॉमरेड लाज़िफो से मेरे लिए यह काम करने को कहा। बेशक, उन्होंने इसका सामना किया, क्योंकि CORDIC का कार्यान्वयन DSP के क्षेत्र में सबसे सरल कार्यों में से एक है। लेकिन जब से मैं अधीर हो गया हूं, उसके काम के समानांतर, मैंने ~~अपनी बाइक को~~ अपने ~~स्वयं के~~ पैराड्राइज्ड कोर के ~~साथ~~ लिखा। मुख्य विशेषताएं DATA_WIDTH आउटपुट सिग्नल और सामान्यीकृत इनपुट चरण PHASE_WIDTH की विन्यास बिट गहराई -1 से 1 तक, और सटीक गणना की सटीकता हैं। CORDIC कोर को पाइपलाइन समानांतर सर्किट के अनुसार निष्पादित किया जाता है - प्रत्येक घड़ी चक्र पर कोर गणना करने और इनपुट नमूने प्राप्त करने के लिए तैयार है। कर्नेल आउटपुट नमूने की गणना करने के लिए एन चक्रों को खर्च करता है, जिनमें से संख्या आउटपुट नमूनों की क्षमता (जितनी अधिक क्षमता, आउटपुट मूल्य की गणना करने के लिए अधिक पुनरावृत्तियों) पर निर्भर करती है। सभी गणना समानांतर में होती हैं। इस प्रकार, CORDIC विंडो फ़ंक्शंस बनाने के लिए आधार कोर है।

विंडो फ़ंक्शन

इस लेख के ढांचे में, मुझे केवल उन विंडो फ़ंक्शंस का एहसास है जो हार्मोनिक सिग्नल (हैम, हैमिंग, ब्लैकमैन-हैरिस के विभिन्न आदेशों, आदि) के माध्यम से व्यक्त किए जाते हैं। इसके लिए क्या आवश्यक है? सामान्य शब्दों में, खिड़की के निर्माण का सूत्र परिमित लंबाई की एक श्रृंखला की तरह दिखता है।

गुणांक का एक निश्चित सेट _k और श्रृंखला के सदस्य विंडो का नाम निर्धारित करते हैं। सबसे लोकप्रिय और अक्सर इस्तेमाल किया जाने वाला ब्लैकमैन-हैरिस विंडो है: अलग-अलग ऑर्डर (3 से 11 तक)। ब्लैकमैन-हैरिस खिड़कियों के लिए गुणांक की एक तालिका निम्नलिखित है:

सिद्धांत रूप में, ब्लैकमैन-हैरिस विंडो सेट कई वर्णक्रमीय विश्लेषण समस्याओं में लागू है, और गॉस या कैसर जैसी जटिल खिड़कियों का उपयोग करने की कोशिश करने की कोई आवश्यकता नहीं है। नटाल या फ्लैट-टॉप खिड़कियां अलग-अलग भार वाली खिड़कियों की एक किस्म हैं, लेकिन ब्लैकमैन-हैरिस के समान मूल सिद्धांत हैं। यह ज्ञात है कि श्रृंखला के जितने अधिक सदस्य हैं, साइड लॉब्स के स्तर का मजबूत दमन (खिड़की के कार्य की थोड़ी गहराई के लिए एक उचित विकल्प के अधीन)। कार्य के आधार पर, डेवलपर को केवल उपयोग की गई खिड़कियों के प्रकार को चुनना होगा।

FPGA कार्यान्वयन - पारंपरिक दृष्टिकोण

FPGAs में डिजिटल सर्किट का वर्णन करने के लिए शास्त्रीय कार्यों का उपयोग करते हुए सभी विंडो डिज़ाइन तैयार किए गए हैं और VHDL भाषा में लिखे गए हैं। नीचे दिए गए घटकों की एक सूची है:

bh_win_7term - ब्लैकमैन-हैरिस 7 ऑर्डर, साइड स्कैफोल्ड के अधिकतम दमन के साथ एक खिड़की।
bh_win_5term - ब्लैकमैन-हैरिस 5 ऑर्डर में एक फ्लैट टॉप के साथ एक विंडो शामिल है।
bh_win_4term - ब्लैकमैन-हैरिस 4 के आदेश में नटाल और ब्लैकमैन-नटाल विंडो शामिल हैं।
bh_win_3term - ब्लैकमैन-हैरिस 3 आदेश,
हमिंग_विन - हेमिंग और हन्न खिड़कियां।

ब्लैकमैन-हैरिस विंडो घटक के लिए स्रोत कोड परिमाण के 3 आदेश हैं:

entity bh_win_3term is generic ( TD : time:=0.5ns; --! Time delay PHI_WIDTH : integer:=10; --! Signal period = 2^PHI_WIDTH DAT_WIDTH : integer:=16; --! Output data width XSERIES : string:="ULTRA" --! for 6/7 series: "7SERIES"; for ULTRASCALE: "ULTRA"; ); port ( RESET : in std_logic; --! Global reset CLK : in std_logic; --! System clock AA0 : in std_logic_vector(DAT_WIDTH-1 downto 0); -- A0 AA1 : in std_logic_vector(DAT_WIDTH-1 downto 0); -- A1 AA2 : in std_logic_vector(DAT_WIDTH-1 downto 0); -- A2 ENABLE : in std_logic; --! Clock enable DT_WIN : out std_logic_vector(DAT_WIDTH-1 downto 0); --! Output DT_VLD : out std_logic --! Output data valid ); end bh_win_3term;

कुछ मामलों में, मैंने प्रोजेक्ट में DSP48E1 और DSP48E2 नोड्स को एम्बेड करने के लिए UNISIM लाइब्रेरी का उपयोग किया, जो अंततः मुझे इन ब्लॉकों के अंदर पाइपलाइनिंग के कारण गणना की गति बढ़ाने की अनुमति देता है , लेकिन जैसा कि अभ्यास से पता चला है, यह मुफ्त लगाम देने के लिए तेज और आसान है जैसे P = A * B + C और कोड में निम्नलिखित निर्देश निर्दिष्ट करें:

 attribute USE_DSP of <signal_name>: signal is "YES";

यह ठीक काम करता है और कठोरता से तत्व के प्रकार को सेट करता है जिस पर सिंथेसाइज़र के लिए गणितीय फ़ंक्शन लागू किया जाता है।

विवाडो hls

इसके अलावा, मैंने विवडो एचएलएस टूल्स का उपयोग करके सभी कोर को लागू किया। मैं विवाडो एचएलएस के मुख्य लाभों की सूची दूंगा: उच्च स्तरीय भाषाओं में डिजाइन की उच्च गति ( समय-से-बाज़ार ) C या C ++, घड़ी की आवृत्ति की अवधारणा की कमी के कारण विकसित नोड्स का त्वरित मॉडलिंग, समाधानों के लचीले विन्यास (संसाधनों और प्रदर्शन के संदर्भ में) को पेश करके परियोजना में प्रगति और निर्देशन, साथ ही साथ उच्च स्तरीय भाषाओं में डेवलपर्स के लिए कम प्रविष्टि सीमा। शास्त्रीय दृष्टिकोण की तुलना में मुख्य नुकसान एफपीजीए संसाधनों की उप-अपनाने की लागत है। इसके अलावा, उन गति को प्राप्त करना संभव नहीं है जो क्लासिक पुराने आरटीएल तरीकों (वीएचडीएल, वेरिलोग, एसवी) द्वारा प्रदान की जाती हैं। ठीक है, सबसे बड़ी खामी एक नखरे के साथ नाच रही है, लेकिन यह Xilinx से सभी CAD की विशेषता है। (नोट: विवाडो एचएलएस डीबगर और वास्तविक सी ++ मॉडल में, अक्सर अलग-अलग परिणाम प्राप्त होते थे, क्योंकि विवाडो एचएलएस मनमाने ढंग से परिशुद्धता के फायदे का उपयोग करके कुटिलता से काम करता है)।

निम्नलिखित छवि विवाडो HLS में संश्लेषित CORDIC कर्नेल के लॉग को दिखाती है। यह काफी जानकारीपूर्ण है और बहुत सी उपयोगी जानकारी प्रदर्शित करता है: उपयोग किए गए संसाधनों की मात्रा, कर्नेल उपयोगकर्ता इंटरफ़ेस, लूप्स और उनके गुण, कंप्यूटिंग में देरी, आउटपुट मान की गणना के लिए अंतराल (सीरियल और समानांतर सर्किट डिजाइन करते समय महत्वपूर्ण):

आप विभिन्न घटकों (कार्यों) में डेटा की गणना करने का तरीका भी देख सकते हैं। यह देखा जा सकता है कि चरण शून्य पर, चरण डेटा पढ़ा जाता है, और चरण 7 और 8 पर, CORDIC नोड का परिणाम प्रदर्शित होता है।

विवाडो HLS का परिणाम: C कोड से निर्मित एक संश्लेषित RTL कर्नेल। लॉग दिखाता है कि समय विश्लेषण में, कर्नेल सफलतापूर्वक सभी प्रतिबंधों से गुजरता है:

विवडो एचएलएस का एक और बड़ा प्लस यह है कि परिणाम को सत्यापित करने के लिए, वह स्वयं उस मॉडल के आधार पर संश्लेषित आरटीएल कोड का एक टेस्टबैंक बनाता है जिसका उपयोग सी कोड की जांच के लिए किया गया था। यह एक आदिम परीक्षण हो सकता है, लेकिन मेरा मानना है कि यह सी और एचडीएल में एल्गोरिथ्म के संचालन की तुलना करने के लिए बहुत शांत और सुविधाजनक है। नीचे विवडो से एक स्क्रीनशॉट है जिसमें विवाडो HLS द्वारा प्राप्त विंडो फ़ंक्शन के कर्नेल फ़ंक्शन मॉडल का एक सिमुलेशन दिखाया गया है:

इस प्रकार, सभी विंडो फ़ंक्शंस के लिए, डिज़ाइन विधि की परवाह किए बिना, समान परिणाम प्राप्त किए गए थे - VHDL या C ++ में। हालांकि, पहले मामले में, ऑपरेशन की अधिक आवृत्ति और संसाधनों की एक छोटी संख्या प्राप्त की जाती है, और दूसरे मामले में, अधिकतम डिज़ाइन गति प्राप्त की जाती है। दोनों दृष्टिकोणों को जीवन का अधिकार है।

मैंने विशेष रूप से गणना की कि मैं विभिन्न तरीकों का उपयोग करके विकास पर कितना समय खर्च करूंगा। मैंने VHDL की तुलना में विवाडो HLS ~ 12 गुना तेजी से C ++ प्रोजेक्ट लागू किया।

दृष्टिकोण की तुलना

CORDIC कोर के लिए HDL और C ++ के सोर्स कोड की तुलना करें। एल्गोरिथ्म, जैसा कि पहले कहा गया था, जोड़, घटाव और बदलाव के संचालन पर आधारित है। वीएचडीएल पर, यह इस तरह दिखता है: तीन डेटा वैक्टर हैं - एक कोण के रोटेशन के लिए जिम्मेदार है, और अन्य दो एक्स और वाई अक्षों के साथ वेक्टर की लंबाई निर्धारित करते हैं, जो पाप और कॉस के बराबर है (विकी से चित्र देखें):

Z मान को पुनरावृत्त करके, X और Y मानों की गणना समानांतर में की जाती है। HDL पर आउटपुट मानों के लिए चक्रीय खोज की प्रक्रिया:

 constant ROM_LUT : rom_array := ( x"400000000000", x"25C80A3B3BE6", x"13F670B6BDC7", x"0A2223A83BBB", x"05161A861CB1", x"028BAFC2B209", x"0145EC3CB850", x"00A2F8AA23A9", x"00517CA68DA2", x"0028BE5D7661", x"00145F300123", x"000A2F982950", x"000517CC19C0", x"00028BE60D83", x"000145F306D6", x"0000A2F9836D", x"0000517CC1B7", x"000028BE60DC", x"0000145F306E", x"00000A2F9837", x"00000517CC1B", x"0000028BE60E", x"00000145F307", x"000000A2F983", x"000000517CC2", x"00000028BE61", x"000000145F30", x"0000000A2F98", x"0000000517CC", x"000000028BE6", x"0000000145F3", x"00000000A2FA", x"00000000517D", x"0000000028BE", x"00000000145F", x"000000000A30", x"000000000518", x"00000000028C", x"000000000146", x"0000000000A3", x"000000000051", x"000000000029", x"000000000014", x"00000000000A", x"000000000005", x"000000000003", x"000000000001", x"000000000000" ); pr_crd: process(clk, reset) begin if (reset = '1') then ---- Reset sine / cosine / angle vector ---- sigX <= (others => (others => '0')); sigY <= (others => (others => '0')); sigZ <= (others => (others => '0')); elsif rising_edge(clk) then sigX(0) <= init_x; sigY(0) <= init_y; sigZ(0) <= init_z; ---- calculate sine & cosine ---- lpXY: for ii in 0 to DATA_WIDTH-2 loop if (sigZ(ii)(sigZ(ii)'left) = '1') then sigX(ii+1) <= sigX(ii) + sigY(ii)(DATA_WIDTH+PRECISION-1 downto ii); sigY(ii+1) <= sigY(ii) - sigX(ii)(DATA_WIDTH+PRECISION-1 downto ii); else sigX(ii+1) <= sigX(ii) - sigY(ii)(DATA_WIDTH+PRECISION-1 downto ii); sigY(ii+1) <= sigY(ii) + sigX(ii)(DATA_WIDTH+PRECISION-1 downto ii); end if; end loop; ---- calculate phase ---- lpZ: for ii in 0 to DATA_WIDTH-2 loop if (sigZ(ii)(sigZ(ii)'left) = '1') then sigZ(ii+1) <= sigZ(ii) + ROM_TABLE(ii); else sigZ(ii+1) <= sigZ(ii) - ROM_TABLE(ii); end if; end loop; end if; end process;

सी ++ में, विवाडो एचएलएस में, कोड लगभग समान दिखता है, लेकिन रिकॉर्ड कई बार छोटा होता है:

 // Unrolled loop // int k; stg: for (k = 0; k < NWIDTH; k++) { #pragma HLS UNROLL if (z[k] < 0) { x[k+1] = x[k] + (y[k] >> k); y[k+1] = y[k] - (x[k] >> k); z[k+1] = z[k] + lut_angle[k]; } else { x[k+1] = x[k] - (y[k] >> k); y[k+1] = y[k] + (x[k] >> k); z[k+1] = z[k] - lut_angle[k]; } }

जाहिर है, पारी और परिवर्धन के साथ एक ही चक्र का उपयोग किया जाता है। हालाँकि, डिफ़ॉल्ट रूप से, विवाडो HLS में सभी लूप्स "ढह गए" हैं और क्रमिक रूप से निष्पादित किए गए हैं, जैसा कि C ++ भाषा के लिए है। HLS UNROLL या HLS PIPELINE प्राग्म की शुरूआत धारावाहिक को समानांतर संगणना में परिवर्तित करती है। यह FPGA संसाधनों में वृद्धि की ओर जाता है, हालांकि, यह आपको प्रत्येक घड़ी चक्र में कोर के नए मूल्यों की गणना और प्रस्तुत करने की अनुमति देता है।

वीएचडीएल और सी ++ में परियोजना के संश्लेषण के परिणाम नीचे दिए गए आंकड़े में प्रस्तुत किए गए हैं। जैसा कि आप देख सकते हैं, तार्किक रूप से, अंतर पारंपरिक दृष्टिकोण के पक्ष में दो गुना है। अन्य FPGA संसाधनों के लिए, विसंगति नगण्य है। मैं C ++ में परियोजना के अनुकूलन में गहराई से नहीं गया, लेकिन विभिन्न निर्देशों को सेट करके या कोड को आंशिक रूप से बदलकर, उपयोग किए गए संसाधनों की संख्या को कम किया जा सकता है। दोनों ही मामलों में, टाइमिंग 350 मेगाहर्ट्ज के दिए गए कोर फ्रिक्वेंसी में परिवर्तित हो गई।

कार्यान्वयन सुविधाएँ

चूंकि गणना एक निश्चित-बिंदु प्रारूप में की जाती है, इसलिए विंडो फ़ंक्शन में कई विशेषताएं होती हैं जिन्हें FPGAs पर DSP सिस्टम को डिज़ाइन करते समय ध्यान में रखा जाना चाहिए। उदाहरण के लिए, विंडो फ़ंक्शन डेटा की बिट गहराई जितनी अधिक होगी, विंडो ओवरले की सटीकता उतनी ही बेहतर होगी। दूसरी ओर, विंडो फ़ंक्शन की अपर्याप्त बिट गहराई के साथ, विकृतियों को परिणामस्वरूप तरंग में पेश किया जाएगा, जो वर्णक्रमीय विशेषताओं की गुणवत्ता को प्रभावित करेगा। उदाहरण के लिए, एक विंडो फ़ंक्शन में कम से कम 20 बिट्स होने चाहिए, जब 2 ^ 20 = 1M नमूनों की अवधि के साथ एक संकेत द्वारा गुणा किया जाता है।

निष्कर्ष

यह लेख बाहरी मेमोरी या FPGA ब्लॉक मेमोरी का उपयोग किए बिना विंडो फ़ंक्शन को डिज़ाइन करने का एक तरीका दिखाता है। FPGAs (और कुछ मामलों में डीएसपी ब्लॉकों) के विशेष रूप से तार्किक संसाधनों का उपयोग करने की विधि दी गई है। CORDIC एल्गोरिथ्म का उपयोग करते हुए, किसी भी लंबाई और क्रम के किसी भी बिट गहराई (कारण के भीतर) के विंडो कार्यों को प्राप्त करना संभव है, और इसलिए खिड़की के व्यावहारिक रूप से किसी भी वर्णक्रमीय विशेषताओं का एक सेट है।

एक अध्ययन के एक भाग के रूप में, मैं ~ 375 मेगाहर्ट्ज की आवृत्ति पर 1M नमूनों पर 5 और 7 के ब्लैकमैन-हैरिस विंडो फ़ंक्शन के ब्लैकमैन-हैरिस विंडो फ़ंक्शन के एक कड़ाई से काम करने वाले कर्नेल प्राप्त करने में कामयाब रहा, और ~ 400 मेगाहर्ट्ज की आवृत्ति पर CORDIC पर आधारित FFT के लिए रोटरी गुणांक का एक जनरेटर भी बनाने में कामयाब रहा। प्रयुक्त FPGA क्रिस्टल: किनटेक्स अल्ट्रास्केल + (xcku11p-ffva1156-2-e)।

गीथब प्रोजेक्ट को यहां लिंक करें । इस परियोजना में Matlab में एक गणितीय मॉडल, विंडो कार्यों के लिए स्रोत कोड और VHDL में CORDIC, साथ ही Vivado HLS के लिए C ++ में सूचीबद्ध विंडो फ़ंक्शन के मॉडल शामिल हैं।

उपयोगी लेख

मैं डीएसपी पर एक बहुत लोकप्रिय पुस्तक की सलाह देता हूं - आयफिचर ई।, जर्विस बी। डिजिटल सिग्नल प्रोसेसिंग व्यावहारिक दृष्टिकोण

आपका ध्यान के लिए धन्यवाद!

FPGA पर विंडो फ़िल्टरिंग की विशेषताएं