एक्स 86 प्रणाली में बाहरी उपकरणों से व्यवधान। भाग 1. इंटरप्ट कंट्रोलर्स का विकास

इस लेख में, मैं x86 प्रणाली में बाहरी उपकरणों से व्यवधान पहुंचाने के तंत्र पर विचार करना चाहूंगा और प्रश्नों का उत्तर देने का प्रयास करूंगा:

• PIC क्या है और इसके लिए क्या है?
• एपीआईसी क्या है और इसके लिए क्या है? LAPIC और I / O APIC क्या हैं?
• APIC, xAPIC और x2APIC में क्या अंतर हैं?
• MSI क्या है? MSI और MSI-X के बीच अंतर क्या हैं?
• $ PIR, MPtable, ACPI टेबल इससे कैसे संबंधित हैं?

यदि आप इनमें से किसी भी प्रश्न का उत्तर प्राप्त करने में रुचि रखते हैं या यदि आप x86 प्रणाली में व्यवधान नियंत्रकों के विकास के साथ खुद को परिचित करना चाहते हैं, तो बिल्ली का स्वागत करें।

परिचय

हम सभी जानते हैं कि रुकावट क्या है। जो लोग नहीं हैं, उनके लिए विकिपीडिया से उद्धरण:

रुकावट (अंग्रेजी रुकावट) - सॉफ्टवेयर या हार्डवेयर से एक संकेत जो प्रोसेसर को किसी भी घटना की घटना के बारे में सूचित करता है जिसे तत्काल ध्यान देने की आवश्यकता होती है। व्यवधान एक उच्च-प्राथमिकता वाली घटना की घटना के प्रोसेसर को सूचित करता है, जिसे प्रोसेसर द्वारा निष्पादित वर्तमान कोड के व्यवधान की आवश्यकता होती है। प्रोसेसर अपनी वर्तमान गतिविधि को निलंबित करने, अपने राज्य को बचाने और एक फ़ंक्शन को एक हैंडलर (या इंटरप्ट हैंडलर) को निष्पादित करने के लिए प्रतिक्रिया करता है, जो घटना और सेवाओं के प्रति प्रतिक्रिया करता है, जिसके बाद यह बाधित कोड पर नियंत्रण लौटाता है।

रुकावट संकेत के स्रोत के आधार पर, वे में विभाजित हैं:

• एसिंक्रोनस, या बाहरी (हार्डवेयर) - ऐसी घटनाएं जो बाहरी हार्डवेयर उपकरणों (जैसे परिधीय उपकरणों) से उत्पन्न होती हैं और किसी भी मनमाने क्षण में हो सकती हैं: एक टाइमर, नेटवर्क कार्ड या डिस्क ड्राइव, कीस्ट्रोक, माउस आंदोलन से एक संकेत। तथ्य यह है कि सिस्टम में इस तरह की रुकावट होती है, एक इंटरप्ट अनुरोध (IRQ) के रूप में व्याख्या की जाती है - उपकरणों की रिपोर्ट है कि उन्हें ओएस से ध्यान देने की आवश्यकता है;
• मशीन कोड को निष्पादित करते समय कुछ शर्तों के उल्लंघन के परिणामस्वरूप प्रोसेसर में ही तुल्यकालिक या आंतरिक घटनाएं: शून्य या स्टैक ओवरफ्लो द्वारा विभाजन, अमान्य मेमोरी एड्रेस या अमान्य ऑपरेशन कोड तक पहुंच;

इस लेख में, मैं बाहरी IRQ इंटरप्ट पर चर्चा करना चाहूंगा।

उनकी आवश्यकता क्यों है? मान लीजिए कि हम नेटवर्क कार्ड के लिए इनपुट पैकेट के साथ कुछ कार्रवाई करना चाहते हैं जब यह आता है। नेटवर्क कार्ड को लगातार न पूछने के लिए "क्या आपके पास एक नया पैकेज है?" और इस पर प्रोसेसर संसाधनों को बर्बाद न करें; आप IRQ इंटरप्ट का उपयोग कर सकते हैं। डिवाइस इंटरप्ट लाइन प्रोसेसर की INTR लाइन से जुड़ी होती है, और जब एक पैकेट प्राप्त होता है, तो नेटवर्क कार्ड इस लाइन को "खींचता" है। प्रोसेसर समझता है कि इसके लिए जानकारी है और पैकेट को पढ़ता है।

लेकिन क्या होगा अगर बहुत सारे डिवाइस हैं? आप प्रोसेसर पैरों के सभी बाहरी उपकरणों के लिए पर्याप्त नहीं हो सकते।



इस समस्या को हल करने के लिए, वे एक चिप के साथ आए - एक बाधा नियंत्रक।

पीआईसी

( विकि / ओसदेव )

पहले एक Intel 8259 PIC चिप थी। 8 इनपुट लाइनें (IRQ0-7), और प्रोसेसर के INTR लाइन के साथ कंट्रोलर को जोड़ने वाला एक आउटपुट। जब एक डिवाइस से एक अवरोध उत्पन्न होता है, तो 8259 INTR लाइन खींचता है, प्रोसेसर समझता है कि कुछ डिवाइस एक बाधा को इंगित करता है और PIC को यह समझने के लिए PIC को बंद कर देता है कि IRQx पैर ने किस अवरोध का कारण बना। इस सर्वेक्षण के लिए एक अतिरिक्त विलंब है, लेकिन बाधित लाइनों की संख्या बढ़कर 8 हो जाती है।



हालांकि, 8 लाइनें जल्दी से छोटी हो गईं, और उनकी संख्या बढ़ाने के लिए, कैस्केड (दोहरी पीआईसी) में जुड़े 2 8259 नियंत्रक (मास्टर और दास) का उपयोग किया जाने लगा।

IRQs 0 7 के माध्यम से पहले Intel 8259 PIC (मास्टर) द्वारा संसाधित किए जाते हैं, और 15 के माध्यम से IRQs 8 को दूसरे 8259 PIC (दास) द्वारा संसाधित किया जाता है। केवल एक मास्टर एक रुकावट की घटना का संकेत देता है। यदि 8-15 की तर्ज पर एक अवरोध उत्पन्न होता है, तो दूसरा PIC (दास) IRQ 2 के माध्यम से मास्टर के लिए एक बाधा का संकेत देता है, और मास्टर बदले में CPU को संकेत देता है। यह कैस्केडिंग अवरोध 16 पंक्तियों में से एक लेता है, लेकिन अंत में उपकरणों के लिए 15 उपलब्ध इंटरप्ट देता है।



सर्किट ने खुद को स्थापित किया है, और यही उनका मतलब है जब वे PIC (प्रोग्रामम इंटरप्ट कंट्रोलर) के बारे में बात करते हैं। इसके बाद, 8259 नियंत्रकों ने कुछ सुधार प्राप्त किए, और 8259A के रूप में जाना जाने लगा, और इस सर्किट को चिपसेट में शामिल किया गया। ऐसे समय में जब बाहरी उपकरणों को जोड़ने के लिए मुख्य बस ISA बस थी, इस तरह की पूरी व्यवस्था पर्याप्त थी। केवल यह सुनिश्चित करना आवश्यक था कि विभिन्न डिवाइस टकराव से बचने के लिए एक ही IRQ लाइन से कनेक्ट न हों, क्योंकि ISA इंटरप्ट को साझा नहीं किया जाता है।

आमतौर पर उपकरणों के लिए व्यवधान का लेआउट अधिक या कम मानक था

उदाहरण ( यहां से लिया गया ):
IRQ 0 - सिस्टम टाइमर
IRQ 1 - कीबोर्ड कंट्रोलर
IRQ 2 - कैस्केड (दास नियंत्रक से अवरोध)
IRQ 3 - सीरियल पोर्ट COM2
IRQ 4 - सीरियल पोर्ट COM1
IRQ 5 - समानांतर पोर्ट 2 और 3 या साउंड कार्ड
IRQ 6 - फ्लॉपी कंट्रोलर
आईआरक्यू 7 - समानांतर बंदरगाह 1
आईआरक्यू 8 - आरटीसी टाइमर
आईआरक्यू 9 - एसीपीआई
IRQ 10 - खुला / SCSI / NIC
IRQ 11 - खुला / SCSI / NIC
IRQ 12 - माउस नियंत्रक
IRQ 13 - गणित सह-प्रोसेसर
आईआरक्यू 14 - एटीए चैनल 1
आईआरक्यू 15 - एटीए चैनल 2

8259 microcircuits के साथ विन्यास और काम I / O बंदरगाहों के माध्यम से किया जाता है:

→ 8259A के लिए प्रलेखन यहाँ पाया जा सकता है।

ISA बस को PCI बस द्वारा बदल दिया गया था। और उपकरणों की संख्या स्पष्ट रूप से स्थिर आईएसए बस के विपरीत, संख्या 15 से अधिक होने लगी, इस मामले में, उपकरणों को गतिशील रूप से सिस्टम में जोड़ा जा सकता है। लेकिन सौभाग्य से इस बस में व्यवधान को साझा किया जा सकता है (अर्थात, कई उपकरणों को एक ही IRQ लाइन से जोड़ा जा सकता है)। नतीजतन, आईआरक्यू लाइनों की कमी की समस्या को हल करने के लिए, उन्होंने सभी पीसीआई उपकरणों से पीआईआरक्यू लाइनों (प्रोग्रामेबल इंटरप्ट रिक्वेस्ट) में व्यवधान डालने का फैसला किया।

मान लें कि हमारे पास PIC कंट्रोलर, और 20 PCI डिवाइसों पर स्वतंत्र रूप से 4 इंटरप्ट लाइनें हैं। हम PIRQx लाइन प्रति 5 उपकरणों के इंटरप्ट को जोड़ते हैं और PIRQx लाइनों को नियंत्रक से जोड़ते हैं। यदि PIRQx लाइन पर कोई व्यवधान उत्पन्न होता है, तो प्रोसेसर को इस लाइन से जुड़े सभी उपकरणों से पूछताछ करनी होगी ताकि यह समझ में आ सके कि कौन से व्यवधान आए, लेकिन सामान्य तौर पर यह समस्या हल करता है। एक उपकरण जो पीसीआईआर बाधा लाइनों को पीआईआरक्यू लाइन में बांधता है, उसे अक्सर पीआईआर राउटर कहा जाता है।

इस पद्धति में, आपको यह सुनिश्चित करना होगा कि पीरक्यूएक्स लाइनें आईआरक्यूएक्स लाइनों से जुड़ी नहीं हैं, जिस पर आईएसए इंटरप्ट शुरू होता है (जैसा कि यह संघर्ष पैदा करेगा), और यह कि पीआईआरक्यूएक्स लाइनें संतुलित हैं (क्योंकि जितना अधिक हम उसी पीरक्यूएक्स लाइन से जुड़े हैं, उतने ही अधिक उपकरण जो आपको चाहिए। प्रोसेसर से पूछताछ करेगा कि यह समझने के लिए कि इनमें से कौन सा उपकरण रुकावट पैदा करता है)।



नोट : पीसीआई उपकरण -> पीर मैपिंग को चित्र में अमूर्त रूप से दिखाया गया है, क्योंकि वास्तव में यह कुछ अधिक जटिल है। वास्तव में, प्रत्येक PCI डिवाइस में 4 इंटरप्ट लाइन्स (INTA, INTB, INTC, INTD) होती हैं। प्रत्येक PCI डिवाइस में अधिकतम 8 कार्य हो सकते हैं, और अब प्रत्येक फ़ंक्शन में एक INTx रुकावट होती है। डिवाइस के प्रत्येक फ़ंक्शन को कौन सा इंटेक्स चिपसेट के कॉन्फ़िगरेशन से निर्धारित करेगा।

संक्षेप में, फ़ंक्शन अलग-अलग लॉजिकल ब्लॉक हैं। उदाहरण के लिए, एक PCI डिवाइस में एक Smbus नियंत्रक फ़ंक्शन, एक SATA नियंत्रक फ़ंक्शन, एक LPC ब्रिज फ़ंक्शन हो सकता है। ओएस की ओर, प्रत्येक फ़ंक्शन अपने पीसीआई कॉन्फ़िगरेशन कॉन्फ़िगरेशन स्थान के साथ एक अलग डिवाइस है।

BIOS ने PIR तालिका का उपयोग करके और 3Ch (INT_LN इंटरप्ट लाइन (R / W)) और 3Dh (INT_PN Interrupt Pin (RO)) को प्रत्येक फ़ंक्शन के लिए PCI कॉन्फ़िगरेशन स्थान के रजिस्टरों का उपयोग करके BIOS में PIC के बीच में रूटिंग रूटिंग के बारे में जानकारी दी। $ PIR तालिका के लिए विनिर्देश पहले Microsoft वेबसाइट पर था, लेकिन अब यह वहाँ नहीं है। $ PIR तालिका की पंक्तियों की सामग्री को PCI BIOS विशिष्टता [4.2.2 से समझा जा सकता है। पीसीआई इंटरप्ट रूटिंग विकल्प प्राप्त करें] या यहां पढ़ें

APIC

( विकी , ओसदेव )

मल्टीप्रोसेसर सिस्टम दिखाई देने तक पिछला तरीका काम करता है। तथ्य यह है कि इसके उपकरण में पीआईसी केवल एक मुख्य प्रोसेसर को बाधित कर सकता है। लेकिन मैं प्रोसेसर पर लोड को बाधित करने से रोकना चाहता हूं ताकि संतुलित किया जा सके। इस समस्या का समाधान नया इंटरफ़ेस APIC (उन्नत PIC) था।

प्रत्येक प्रोसेसर के लिए, एक विशेष LAPIC कंट्रोलर (लोकल APIC) जोड़ा जाता है और I / O APIC कंट्रोलर को डिवाइसेस से बाधित करने के लिए जोड़ा जाता है। इन सभी नियंत्रकों को APIC नामक एक सामान्य बस में जोड़ा जाता है (नई प्रणालियां अब एक मानक प्रणाली बस के माध्यम से जुड़ी हुई हैं)।

जब डिवाइस से कोई अवरोध I / O APIC पिन पर आता है, तो नियंत्रक एक प्रोसेसर के LAPIC को बाधित करता है। I / O APIC की उपस्थिति आपको प्रोसेसर के बीच बाहरी उपकरणों से इंटरप्ट के वितरण को संतुलित करने की अनुमति देती है।

पहली APIC चिप 82489DX थी , यह एक अलग चिप थी जो LAPIC और I / O APIC को जोड़ती है। 2 प्रोसेसर की एक प्रणाली बनाने के लिए, 3 ऐसे माइक्रोक्रिस्केट की आवश्यकता थी। 2 LAPIC के रूप में कार्य करेगा और एक I / O APIC के रूप में। बाद में, LAPIC कार्यक्षमता को सीधे प्रोसेसर में शामिल किया गया था, और I / O APIC कार्यक्षमता को 82093AA चिप में फंसाया गया था।

I / O APIC 82093AA में 24 इनपुट पिन थे, और APIC आर्किटेक्चर 16 CPU तक का समर्थन कर सकता था। पुराने सिस्टम के साथ संगतता बनाए रखने के लिए, 0 ~ 15 इंटरप्ट को पुराने ISA इंटरप्ट को आवंटित किया गया था। और पीसीआई उपकरणों से रुकावट आईआरक्यू लाइन 16-23 पर प्रदर्शित होने लगी। अब आईएसए और पीसीआई उपकरणों के बीच टकराव के बारे में सोचना संभव नहीं था। इसके अलावा, मुक्त इंटरप्ट लाइन्स की बढ़ती संख्या के लिए धन्यवाद, PIRQx लाइनों की संख्या को बढ़ाना भी संभव हो गया है।



I / O APIC और LAPIC प्रोग्रामिंग MMIO के माध्यम से की जाती है। LAPIC रजिस्टर आमतौर पर 0xFEE00000 पर स्थित होते हैं, I / O APIC रजिस्टर 0xFE00000 पर होते हैं। यद्यपि, सिद्धांत रूप में, इन सभी पतों को फिर से जोड़ा जा सकता है।

तस्वीर के मामले में, शुरू में, व्यक्तिगत चिप्स बाद में चिपसेट का हिस्सा बन गया।

इसके बाद, APIC वास्तुकला को आधुनिकीकरण प्राप्त हुआ और नए संस्करण को xAPIC (x - विस्तारित) कहा गया। पिछले संस्करण के साथ पीछे की ओर बनी हुई संगतता। सिस्टम में संभावित सीपीयू की संख्या बढ़कर 256 हो गई।

वास्तुकला विकास के अगले दौर को x2APIC कहा गया। सिस्टम में संभावित सीपीयू की संख्या 2 ^ 32 हो गई। नियंत्रक xAPIC संगतता मोड में या नए x2APIC मोड में काम कर सकते हैं, जहां LAPIC प्रोग्रामिंग MMIO के माध्यम से नहीं, बल्कि MSR रजिस्टरों के माध्यम से की जाती है (जो कि बहुत तेज़ है)। इस लिंक को देखते हुए , इस मोड को काम करने के लिए IOMMU समर्थन की आवश्यकता है।

यह ध्यान दिया जाना चाहिए कि सिस्टम में कई I / O APIC नियंत्रक हो सकते हैं। उदाहरण के लिए, दक्षिण पुल में 24 व्यवधानों में से एक, उत्तर में 32 के लिए दूसरा। I / O APIC व्यवधान के संदर्भ में अक्सर GSI (ग्लोबल सिस्टम इंटरप्ट) के रूप में जाना जाता है। तो ऐसी प्रणाली में GSI 0-55 होगा।

क्या सीपीयू में एक अंतर्निहित एलएपीआईसी है और सीपीयूआईडी में बिट फ्लैग को किस आर्किटेक्चर से समझा जा सकता है।
LAPIC और I / O APIC का पता लगाने के लिए सिस्टम के लिए, BIOS को उनके बारे में MPtable (पुरानी विधि) या ACPI तालिका (इस मामले में MADT) के माध्यम से सिस्टम को जानकारी प्रदान करनी चाहिए। सामान्य जानकारी के अलावा, MPtable और ACPI (DSDT तालिका में इस समय) दोनों में रूटिंग रूटिंग के बारे में जानकारी होनी चाहिए, यानी किस डिवाइस पर कौन सी डिवाइस किस बाधा रेखा ($ PIR तालिका का एनालॉग) के बारे में जानकारी रखती है।

MPTable तालिका आधिकारिक विनिर्देश में पाई जा सकती है। पहले, विनिर्देश इंटेल वेबसाइट पर था, लेकिन अब यह केवल संग्रह में पाया जा सकता है। ACPI विनिर्देश अब UEFI वेबसाइट (वर्तमान संस्करण 6.2 ) पर स्थित है। यह ध्यान दिया जाना चाहिए कि एसीपीआई का उपयोग करके आप एपीआईसी के बिना सिस्टम के लिए रूटिंग रूटिंग निर्दिष्ट कर सकते हैं ($ पीआईआर तालिका का उपयोग करने के बजाय)।

एमएसआई

( विकी )

एपीआईसी के साथ पिछला संस्करण अच्छा है, लेकिन खामियों के बिना नहीं। इन सभी डिवाइस इंटरप्ट लाइन्स को सर्किट्री में उलझा दिया जाता है और त्रुटियों की संभावना बढ़ जाती है। पीसीआई बस को पीसीआई एक्सप्रेस द्वारा बदल दिया गया था, जिसमें बाधा लाइनों को बस हटाने का फैसला किया गया था। अनुकूलता बनाए रखने के लिए, कुछ प्रकार के संदेशों के द्वारा इंटरप्ट सिग्नल (INTx #) का अनुकरण किया जाता है। इस योजना में, तारों के भौतिक कनेक्शन द्वारा उपयोग की जाने वाली अंतरायन रेखाओं का तार्किक जोड़, PCI पुलों के कंधों पर गिर गया। हालांकि, पीसीआई बस के साथ पिछड़े संगतता के लिए विरासत इंटेक्स इंटरप्ट समर्थन सिर्फ समर्थन है। वास्तव में, पीसीआई एक्सप्रेस ने इंटरप्ट मैसेज देने के लिए एक नया तरीका प्रस्तावित किया है - एमएसआई (मैसेज सिग्नलेड इंटरप्ट)। इस विधि में, एक रुकावट को इंगित करने के लिए, डिवाइस प्रोसेसर LAPIC के लिए आवंटित MMIO क्षेत्र को बस लिखता है।



पहले, केवल 4 इंटरप्ट को एक पीसीआई डिवाइस (जो कि इसके सभी कार्यों के लिए) के लिए आवंटित किया गया था, लेकिन अब 32 इंटरप्ट तक पता करना संभव हो गया है।

एमएसआई के मामले में, लाइनों के लिए कोई साझाकरण नहीं है, प्रत्येक रुकावट इसके डिवाइस से मेल खाती है।

MSI इंटरप्ट भी एक और समस्या का समाधान करता है। मान लीजिए कि कोई डिवाइस मेमोरी-राइट ट्रांजैक्शन करता है, और एक बाधा के माध्यम से इसके पूरा होने की रिपोर्ट करना चाहता है। लेकिन हस्तांतरण प्रक्रिया के दौरान बस पर एक लिखित लेनदेन में देरी हो सकती है (जो डिवाइस को इसके बारे में बिल्कुल भी पता नहीं है), और प्रोसेसर से पहले बाधा संकेत आ जाएगा। इस प्रकार, सीपीयू अभी भी अमान्य डेटा पढ़ेगा। यदि MSI का उपयोग किया जाता है, तो MSI के बारे में जानकारी डेटा के साथ-साथ प्रसारित की जाती है, और बस पहले नहीं आ पाएगी।

यह ध्यान दिया जाना चाहिए कि MSI इंटरप्ट LAPIC के बिना काम नहीं कर सकता है, लेकिन MSI का उपयोग हमें I / O APIC (डिजाइन सरलीकरण) के साथ बदल सकता है।

इसके बाद, इस पद्धति को MSI-X एक्सटेंशन प्राप्त हुआ। अब प्रत्येक डिवाइस में 2048 तक की बाधा हो सकती है। और प्रत्येक रुकावट पर व्यक्तिगत रूप से संकेत करना संभव हो गया कि किस प्रोसेसर पर इसे निष्पादित किया जाना चाहिए। यह नेटवर्क कार्ड जैसे भारी लोड वाले उपकरणों के लिए बहुत उपयोगी हो सकता है।

MSI समर्थन के लिए कोई अतिरिक्त BIOS तालिकाओं की आवश्यकता नहीं है। लेकिन डिवाइस को अपने पीसीआई कॉन्फ़िगरेशन में क्षमता में से एक में एमएसआई समर्थन की रिपोर्ट करनी चाहिए, और डिवाइस ड्राइवर को एमएसआई के साथ काम करने का समर्थन करना चाहिए।

निष्कर्ष

इस लेख में, हमने रुकावट नियंत्रकों के विकास की जांच की, और एक x86 प्रणाली में बाहरी उपकरणों से अवरोधों के वितरण पर सामान्य सैद्धांतिक जानकारी प्राप्त की।

अगले भाग में, हम देखेंगे कि व्यवहार में वर्णित नियंत्रकों में से प्रत्येक को लिनक्स में कैसे उपयोग किया जाए।

संदर्भ:

• इंटरप्ट कंट्रोलर्स (मध्य में सामान)
• PCIe में विभिन्न व्यवधान क्या करते हैं?
• मैसेज सिग्नलेड इंटरप्ट के उपयोग के माध्यम से इंटरप्ट लेटेंसी कम करना
• इंटेल संगत सिस्टम के लिए इंटरप्ट प्रोसेसिंग प्रोसेसिंग आर्किटेक्चर