डीआरएएम स्ट्रिंग्स और बैंकों में भौतिक पता कैसे प्रदर्शित किया जाता है

पिछले लेख में, हमने चर्चा की कि कैसे इंटेल सैंडी ब्रिज प्रोसेसर L3 कैश में भौतिक पते को मैप करते हैं।

अब मैं आपको बताता हूँ कि इन प्रोसेसर के मेमोरी कंट्रोलर डीआरएएम में किसी स्थान पर भौतिक पते कैसे बनाते हैं - विशेष रूप से, डीआरएएम मॉड्यूल में लाइन, बैंक और कॉलम नंबर। इसे DRAM एड्रेस मैपिंग कहें । मैं एक उदाहरण के रूप में एक परीक्षण मशीन का उपयोग करता हूं।

प्रेरणा: रोहमर बग

मैं DRAM पतों की मैपिंग में दिलचस्पी रखता हूं, क्योंकि यह रोहममेर बग से संबंधित है।

रोहमर कुछ डीआरएएम मॉड्यूल के साथ एक समस्या है जहां कुछ सबसे खराब स्थिति वाले मेमोरी एक्सेस मॉडल स्मृति भ्रष्टाचार का कारण बन सकते हैं। इन DRAMs में, मेमोरी लाइन ("लाइन क्लॉगिंग") के कई सक्रियण विद्युत शोर का कारण बनते हैं जो आसन्न रेखाओं की कमजोर कोशिकाओं में बिट्स को बदलते हैं।

ये दोहराया रेखा सक्रियण DRAM पते की एक जोड़ी के लिए कई पहुंच के कारण हो सकते हैं जो एक ही DRAM बैंक की विभिन्न लाइनों पर हैं। DRAM पतों की मैपिंग जानना उपयोगी है क्योंकि यह इंगित करता है कि कौन से पतों के जोड़े इस "एक बैंक, अलग पंक्ति" (एक ही बैंक, अलग-अलग पंक्ति; SBDR) की संपत्ति को संतुष्ट करते हैं।

पता लगाना और पता मानचित्रण की जाँच करना

परीक्षण के लिए, मेरे पास डीआरएएम मॉड्यूल के साथ एक मशीन है जो रोहमर बग के लिए असुरक्षित है। इस मशीन पर rowhammer_test चलाना थोड़ा बदलाव दिखाता है।

मैं इस मशीन के लिए DRAM एड्रेस मैपिंग स्कीम जानना चाहूंगा, लेकिन यह सार्वजनिक रूप से प्रलेखित नहीं है: यहां सैंडी ब्रिज प्रोसेसर है, लेकिन इंटेल इन प्रोसेसर के मेमोरी कंट्रोलरों द्वारा उपयोग किए जाने वाले एड्रेस मैपिंग का दस्तावेजीकरण नहीं करता है।

वास्तव में, rowhammer_test परीक्षण को SBDR पता जोड़े को जानने की आवश्यकता नहीं है। वह बस कई बार बेतरतीब ढंग से चुने गए पतों की खोज में हाथ आजमाता है। आमतौर पर उनमें से 1/8 या 1/16 SBDR जोड़े होते हैं, क्योंकि हमारी कार में प्रत्येक DIMM में 8 बैंक (और कुल 16 बैंक) हैं। इस प्रकार, हमें मेमोरी में थोड़ा बदलाव लाने के लिए DRAM पतों की मैपिंग जानने की आवश्यकता नहीं है, लेकिन इस तरह के ज्ञान से परीक्षा को और अधिक उद्देश्यपूर्ण ढंग से आयोजित करने में मदद मिलेगी।

हालाँकि, पते की मैपिंग का दस्तावेजीकरण नहीं किया गया है, फिर भी मैंने पाया कि मैं DRAM ज्यामिति के आधार पर इसके बारे में एक उचित धारणा बना सकता हूँ, और फिर rowhammer_test द्वारा rowhammer_test गए भौतिक पते के आधार पर धारणा की जाँच कर सकता rowhammer_test । परीक्षण उन भौतिक पतों की रिपोर्ट करता है, जहाँ बिट्स ( "पीड़ित" ) और इन पतों को बनाने वाले भौतिक पतों की जोड़ी ( "आक्रामक" ) होती है। चूंकि ये जोड़े एसबीडीआर जोड़े होने चाहिए, इसलिए हम इस अनुभवजन्य डेटा के लिए पतों की काल्पनिक मानचित्रण सत्यापित कर सकते हैं।

मेमोरी ज्यामिति

पहला चरण: मशीन में कितने DIMM स्थापित हैं और वे आंतरिक रूप से कैसे व्यवस्थित हैं, इसकी जाँच करें।

मैं लिनक्स पर decode-dimms का उपयोग करके डीआईएमएम जानकारी का अनुरोध कर सकता हूं (उबंटू पर यह I2C-tools पैकेज में है)। यह उपकरण डीआईएमएम में एसपीडी (सीरियल प्रेजेंस डिटेक्ट) मेटाडेटा को डिकोड करता है।

मेरी परीक्षण मशीन पर, दो चार - गीगाबाइट एसओ-डीआईएमएम , जो 8 जीबी मेमोरी देता है।

decode-dimms प्रत्येक मॉड्यूल के लिए निम्नलिखित जानकारी की रिपोर्ट करता है:

  आकार 4096 एमबी
 बैंकों x पंक्तियाँ x कॉलम x 8 x 15 x 10 x 64 बिट्स
 रैंक 2 

इसका मतलब है कि दोनों डीआईएमएम:

• प्रत्येक बैंक में 2 ^ 15 लाइनें (32768 लाइनें) हैं।
• प्रत्येक पंक्ति में 2 ^ 10 * 64 बिट्स = 2 ^ 16 बिट्स = 2 ^ 13 बाइट्स = 8 KB हैं।

प्रत्येक DIMM में 2 रैंक और 8 बैंक हैं। DIMM की क्षमता की क्रॉस-चेकिंग वह आकार देती है जो अपेक्षित था:

8 केबी प्रति पंक्ति * 32768 लाइन * 2 रैंक * 8 बैंक = 4096 एमबी = 4 जीबी

मैपिंग DRAM एड्रेस

मेरे परीक्षण कंप्यूटर पर, भौतिक पते के बिट्स निम्नानुसार उपयोग किए जाते हैं:

• 0-5 बिट्स : ये स्ट्रिंग में बाइट इंडेक्स के निचले 6 बिट्स हैं (यानी 64 बाइट कैश लाइन के लिए 6-बिट इंडेक्स)।
• बिट 6 : यह एक 1-बिट चैनल नंबर है जो दो DIMM के बीच चयन करता है।
• 7-13 बिट्स : एक पंक्ति में सूचकांक के ऊपरी 7 बिट्स (यानी, स्तंभ संख्या के ऊपरी बिट्स)।
• बिट्स 14-16 : XOR लाइन नंबर के निचले 3 बिट्स के साथ, जो 3-बिट बैंक नंबर देता है।
• बिट 17 : एक 1-बिट रैंक संख्या जो दो डीआईएमएम रैंक के बीच चयन करती है (जो आमतौर पर डीआईएमएम चिप के दो पहलू हैं)।
• बिट्स 18-32 : 15-बिट लाइन नंबर।
• बिट्स 33+ : उन्हें सेट किया जा सकता है क्योंकि भौतिक मेमोरी 0 से अधिक भौतिक पते से शुरू होती है।

ऐसा प्रदर्शन क्यों?

यह मैपिंग rowhammer_test (नीचे देखें) के परिणामों के rowhammer_test है, लेकिन हम यह भी समझा सकते हैं कि पता बिट्स को इस तरह मैप किया जाता है जैसे कि विशिष्ट मेमोरी एक्सेस पैटर्न, जैसे कि अनुक्रमिक एक्सेस और स्टेप या स्टेप एक्सेस के लिए अच्छा प्रदर्शन प्रदान करना; तार का उपयोग):

• कॉनकरी चैनल । बिट 6 में एक चैनल नंबर रखने का मतलब है कि कैश लाइनें दो चैनलों (यानी, दो डीआईएमएम) के बीच वैकल्पिक होंगी जिन्हें समानांतर में एक्सेस किया जा सकता है। इसका मतलब है कि अगर हम पते को क्रमिक रूप से एक्सेस करते हैं, तो लोड दो चैनलों पर वितरित किया जाएगा।
  
  वैसे, आइवी ब्रिज (सैंडी ब्रिज का उत्तराधिकारी) चैनल नंबर के प्रदर्शन को जटिल करता है। इंटेल की प्रस्तुति में "चैनल हैशिंग" का उल्लेख है और कहा गया है कि यह "आपको कई एड्रेस बिट्स के आधार पर एक चैनल का चयन करने की अनुमति देता है। ऐतिहासिक रूप से, यह "ए [6]" था। यह पूरे चैनलों में मेमोरी एक्सेस का अधिक वितरण सुनिश्चित करता है। ”
• बैंक की फिसलन : सामान्य रूप से, कॉलम संख्या, बैंक और लाइनों की व्यवस्था को बैंक सक्रिय लाइनों (बैंक थ्रशिंग) के लगातार परिवर्तन को कम करना चाहिए।
  
  एक छोटा सा परिचय: DRAM मॉड्यूल बैंकों में आयोजित किए जाते हैं, जो बदले में, लाइनों में व्यवस्थित होते हैं। प्रत्येक बैंक में एक "चालू सक्रिय लाइन" है: इसकी सामग्री को लाइन बफर में कॉपी किया जाता है, जो कैश के रूप में कार्य करता है, जिसे जल्दी से एक्सेस किया जा सकता है। दूसरी पंक्ति तक पहुंचने में अधिक समय लगता है क्योंकि इसे पहले सक्रिय करने की आवश्यकता होती है। इसलिए, DRAM पतों की मैपिंग करते समय, SBDR जोड़े फिजिकल एड्रेस स्पेस में जहां तक ​​संभव हो जाते हैं।
  
  चेज़िंग लाइन्स (पंक्ति हथौड़ा चलाना) एक बैंक को खिसकाने का एक विशेष मामला है जब दो विशिष्ट लाइनें वैकल्पिक रूप से सक्रिय होती हैं (संभवतः उद्देश्य पर)।
• बैंक समानांतरता : बैंकों को समानांतर (चैनलों की तुलना में कुछ हद तक कम) में पहुँचा जा सकता है, इसलिए पता बढ़ने के साथ बैंक नंबर लाइन नंबर से पहले बदल जाता है।
• XOR स्कीम : बैंक नंबर के लिए लाइन नंबर के सबसे महत्वपूर्ण बिट्स XOR'ing बड़े कदमों में सरणियों तक पहुँचने पर बैंक को फिसलने से बचने के लिए एक ट्रिक है। उदाहरण के लिए, उपरोक्त प्रदर्शन में, XOR'ing X और X + 256k पतों को अलग-अलग बैंकों में स्थित करता है, बिना SBDR जोड़ी बनाए।
  
  बैंक / लाइन के लिए XOR'ing योजनाएं विभिन्न साहित्य में वर्णित हैं, उदाहरण के लिए:
  
  • डेविड टेवी वैंग "आधुनिक DRAM सिस्टम: प्रदर्शन विश्लेषण और योजना एल्गोरिदम" द्वारा पीएचडी थीसिस, 2005। अनुभाग 5.3.5 "बैंक पता चौरसाई (कदम टक्कर)" देखें। आप इस शोध प्रबंध में सामान्य रूप से DRAM तकनीक पर उत्कृष्ट पृष्ठभूमि की जानकारी भी प्राप्त कर सकते हैं।
  • लेख "एकीकृत मेमोरी पदानुक्रम के साथ घटी हुई देरी को कम करता है" , 2001। चित्र देखें। 3।

रोहमर_स्टेस्ट के साथ सुलह

6 घंटे के लिए एक परीक्षण मशीन पर rowhammer_test_ext ( rowhammer_test का एक विस्तारित संस्करण) rowhammer_test से 22 स्थानों में बिट्स के बार-बार परिवर्तन का पता चला। ( स्रोत डेटा और विश्लेषण कोड देखें )।

तार के टकसाल के लिए परीक्षण तीन पते (A1, A2, V) के सेट उत्पन्न करता है:

• वी पीड़ित का पता है, जहां हम बिट्स के परिवर्तन को देखते हैं।
• A1 और A2 उस आक्रामक के पते हैं जिसे हम टकसाल करते हैं।
• A1 और A2 को क्रमबद्ध करें ताकि A1 A2 से V के करीब हो। हम अस्थायी रूप से मानते हैं कि एक करीबी पता, A1, वास्तव में थोड़ा बदलाव का कारण बनता है (हालांकि यह जरूरी नहीं होगा कि DRAM पतों का अधिक जटिल मानचित्रण किया गया था)।

इन सभी परिणामों के लिए, हम तीन गुणों को पूरा करने की उम्मीद करते हैं:

• पंक्ति : पंक्ति संख्या A1 और V को 1 से भिन्न होना चाहिए, अर्थात वे आसन्न लाइनों में होना चाहिए। (A2 में कोई भी पंक्ति संख्या हो सकती है)।
  
  यह गुण यह निर्धारित करना आसान बनाता है कि लाइन नंबर के सबसे कम बिट्स भौतिक पते में कहां हैं।
  
  परीक्षण से पता चला कि यह संपत्ति सभी लेकिन दो परिणामों के लिए है। इन दो परिणामों में, पंक्ति संख्या 1 के बजाय 3 से भिन्न होती है।
• बैंक : V, A1 और A2 में एक ही बैंक नंबर होना चाहिए। वास्तव में, यह संपत्ति सभी 22 परिणामों में स्वयं प्रकट हुई। यह केवल लाइनों / बैंकों की XOR'ing योजना को लागू करते समय बचाया जाता है।
• चैनल : V, A1 और A2 में एक ही चैनल नंबर होना चाहिए। यह सभी परिणामों के लिए सही है। ऐसा होता है कि सभी परिणामों में चैनल = 0 है, क्योंकि rowhammer_test केवल 4k में संरेखित पते का चयन करता है, और इसलिए केवल एक चैनल का परीक्षण करता है (शायद इसे बग माना जा सकता है)।

संभव आगे के परीक्षण

भविष्य में, आप जाँचने के लिए दो और प्रयोग कर सकते हैं कि क्या DRAM एड्रेस मैपिंग SBDR संपत्ति का सही मूल्यांकन करता है:

• समय का मापन : SBDR पतों की जोड़ियों के लिए कई पहुँच SBDR के बिना जोड़े की बहु अभिगम की तुलना में धीमी होनी चाहिए, क्योंकि पहला कारण लाइनों के सक्रियण का कारण बनता है, और दूसरा नहीं है।
• व्यापक रोहमर परीक्षण : जैसे ही हम आक्रामक A1 का पता पाते हैं, जो बिट्स के बार-बार परिवर्तन का कारण बनता है, हम ए 2 के कई मूल्यों पर इसकी जांच कर सकते हैं। संयोग (A1, A2) का प्रभाव बिट्स को तभी बदलेगा जब वह SBDR की जोड़ी हो।

इसके अलावा, सिस्टम यूनिट से एक डीआईएमएम को हटाने से डीआरएएम एड्रेस मैपिंग से चैनल बिट को हटा देना चाहिए और तदनुसार हमलावर और पीड़ित पते को बदलना चाहिए। यह भी जांचा जा सकता है।