🙌🏿 📄 👭 वेरिलॉग एचडीएल का उपयोग करके स्विचिंग जनरेटर का एक व्यावहारिक कार्यान्वयन 🤶🏾 ✌️ 📣

अमूर्त

रैखिक प्रतिक्रिया पारी रजिस्टर हार्डवेयर में एक छद्म यादृच्छिक बिट जनरेटर को लागू करने के लिए एक उत्कृष्ट उपकरण है; वे एक सरल और कुशल इलेक्ट्रॉनिक संरचना को बाधित करते हैं। इसके अलावा, वे बड़ी अवधि और अच्छे सांख्यिकीय गुणों के साथ आउटपुट दृश्यों का निर्माण करने में सक्षम हैं। हालाँकि, मानक LFSR क्रिप्टोग्राफिक रूप से सुरक्षित नहीं होते हैं, क्योंकि आउटपुट अनुक्रम को बेरिकैम्प-मैसी एल्गोरिथ्म का उपयोग करते हुए कुंजी स्ट्रीम बिट की एक छोटी संख्या को देखते हुए भविष्यवाणी की जा सकती है। LFSR डिजाइन में निहित रैखिकता को नष्ट करने के लिए कई तरीके प्रस्तावित किए गए हैं। इन विधियों में नॉनलाइनियर संयोजन जनरेटर, नाइलिनियर फ़िल्टर जनरेटर और घड़ी नियंत्रित जनरेटर शामिल हैं। फिर भी, वे कई हमलों जैसे कि साइड चैनल हमलों और बीजीय हमलों के प्रति संवेदनशील रहते हैं। 2015 में, एक नया क्लॉकड नियंत्रित जनरेटर, जिसे स्विचिंग जनरेटर कहा जाता है, प्रस्तावित किया गया था। यह नया जनरेटर बीजीय हमलों और साइड चैनल हमलों के लिए प्रतिरोधी साबित हुआ है, जबकि दक्षता और सुरक्षा आवश्यकताओं को संरक्षित करता है। इस परियोजना में, हम वेरिलॉग एचडीएल का उपयोग करके स्विचिंग जनरेटर का एक डिज़ाइन प्रस्तुत करते हैं।

परिचय और ऐतिहासिक पृष्ठभूमि

हार्डवेयर में छद्म यादृच्छिक संख्या पीढ़ी का इतिहास धारा सिफर के विकास से काफी हद तक जुड़ा हुआ है। स्ट्रीम सिफर सिफर होते हैं जो ब्लॉक साइफर के विपरीत व्यक्तिगत पाठ (आमतौर पर बिट द्वारा बिट) को एन्क्रिप्ट करते हैं, जो बड़े ब्लॉक (64 बिट या अधिक) में सादे पाठ को एन्क्रिप्ट करते हैं। कई स्ट्रीम सिफर आर्किटेक्चर को एक प्रमुख स्ट्रीम जनरेटर की आवश्यकता होती है, जो एक छद्म यादृच्छिक बिट जनरेटर है जिसका बीज एन्क्रिप्शन कुंजी है। प्रत्येक सादे पाठ बिट के लिए, संबंधित सिफर पाठ बिट की गणना सादे पाठ बिट के संबंधित परिणाम (आमतौर पर xor गेट) और संबंधित कुंजी स्ट्रीम बिट के रूप में की जाती है। इसलिए, स्ट्रीम सिफर ऑपरेशन के लिए सुरक्षित और कुशल कुंजी स्ट्रीम जनरेटर डिजाइन करना आवश्यक है।

कुंजी स्ट्रीम जनरेटर के निर्माण के लिए एक उपयोगी उपकरण रैखिक प्रतिक्रिया पारी रजिस्टर है। उन्हें प्राथमिक इलेक्ट्रॉनिक घटकों का उपयोग करके आसानी से दूषित किया जा सकता है, और बस प्रोग्रामेबल लॉजिक डिवाइस पर प्रोग्राम किया जा सकता है। इसके अलावा, उनकी सरल संरचना के कारण, LFSRs को गणितीय रूप से मॉडलिंग और विश्लेषण किया जा सकता है, जिससे ज्ञान का एक विशाल निकाय और उनके बारे में परिणाम प्राप्त होता है। एक सही ढंग से निर्मित LFSR के आउटपुट अनुक्रम में घातीय लंबाई और बड़े रैखिक जटिलता जैसे अच्छे सांख्यिकीय गुण हैं।

एलएफएसआर के अच्छे सांख्यिकीय गुणों के बावजूद, इसे अपने रैखिक स्वरूप के कारण अपने स्ट्रैंड के रूप में एक महत्वपूर्ण स्ट्रीम जनरेटर के रूप में उपयोग नहीं किया जा सकता है। अगर कोई हमलावर जानने में कामयाब रहा

$2L$ लगातार कुंजी स्ट्रीम बिट्स, फिर आउटपुट अनुक्रम विशिष्ट रूप से और कुशलता से भविष्यवाणी की जा सकती है, जहां बर्लेकैंप-मैसी एल्गोरिथ्म का उपयोग किया जाता है

ए ल

$एल$ रजिस्टर की संख्या है। LFSR आउटपुट अनुक्रम में निहित रैखिकता को नष्ट करने के कई अलग-अलग तरीके प्रस्तावित किए गए हैं:

कई LFSR और उनके आउटपुट के एक गैर-रेखीय संयोजन समारोह (गैर-रैखिक संयोजन जनरेटर) का उपयोग करना।
LFSR राज्य के कुछ गैर-रेखीय फ़ंक्शन (गैर-रैखिक फ़िल्टर जनरेटर) के रूप में आउटपुट अनुक्रम उत्पन्न करना।
एलएफएसआर (घड़ी नियंत्रित जनरेटर) की अनियमित क्लॉकिंग।

फिर भी, ये सभी डिजाइन बीजगणितीय और साइड चैनल हमलों जैसे हमलों के लिए कमजोर बने रहे। वर्ष 2000 के बाद, यह अब एक महत्वपूर्ण मुद्दा नहीं था, क्योंकि ब्लॉक सिफर रिजंडेल को उन्नत एन्क्रिप्शन स्टैंडर्ड (एईएस) के रूप में प्रस्तावित और चुना गया था। एईएस स्ट्रीम सिफर मोड में काम करने में सक्षम था और स्ट्रीम साइफर के लिए सभी औद्योगिक मानकों को पूरा करता था। इसके अलावा, कम्प्यूटेशनल शक्तियों के उदय के साथ, एईएस को विभिन्न प्लेटफार्मों पर तैनात किया जा सकता है। इससे धारा सिफर अनुप्रयोगों में महत्वपूर्ण कमी आई है।

आदि शमीर ने स्टेट ऑफ द आर्ट इन स्ट्रीम साइफर्स 2004 और एशमाइक्रिप 2004 में "स्ट्रीम सिफर्स: डेड ऑर अलाइव?" शीर्षक से एक आमंत्रित व्याख्यान प्रस्तुत किया। अपनी प्रस्तुति में, उन्होंने सुझाव दिया कि धारा सिफर निम्नलिखित अनुप्रयोगों में जीवित रह सकते हैं:

असाधारण उच्च गति (जैसे राउटर) के साथ सॉफ्टवेयर-उन्मुख अनुप्रयोग।
असाधारण छोटे पदचिह्न (उदाहरण के लिए स्मार्ट कार्ड) के साथ हार्डवेयर-उन्मुख अनुप्रयोग।

कुंजी स्ट्रीम जनरेटर के लिए नवीनतम प्रस्तावों में से एक स्विचिंग जनरेटर है। यह बीजीय और साइड चैनल हमलों के लिए प्रतिरोधी होने का दावा करता है, सभी दक्षता और संचालन गति को संरक्षित करते हुए।

इस परियोजना में, हम Verilog HDL का उपयोग करके हार्डवेयर में स्विचिंग जनरेटर का एक डिज़ाइन प्रस्तुत करेंगे। सबसे पहले, हम LFSR, फाइबोनैचि LFSR और गैलोज़ LFSR के दो सामान्य रूपों को प्रस्तुत करते हैं। इसके बाद, हम LFSR की गणितीय प्रस्तुति प्रस्तुत करते हैं। हम तब स्विचिंग जनरेटर प्रस्तुत करेंगे जैसा कि प्रस्तुत किया गया है। अंत में, हम स्विचिंग जनरेटर के हमारे वेरिलॉग डिज़ाइन को प्रस्तुत करते हैं।

रैखिक प्रतिक्रिया पारी रजिस्टर

रैखिक प्रतिक्रिया पारी रजिस्टर सर्किट होते हैं जिसमें रजिस्टरों की एक रैखिक सूची (जिसे देरी तत्व भी कहा जाता है) और उनके बीच कनेक्शन का पूर्वनिर्धारित सेट होता है। एक वैश्विक (सिंगल) क्लॉक सिग्नल LFSR के अंदर डेटा प्रवाह को नियंत्रित करता है। एलएफएसआर के दो सबसे अधिक इस्तेमाल किए जाने वाले प्रकार फाइबोनैचि एलएफएसआर और गैलोज़ एलएफएसआर हैं; केवल कनेक्शन के रूप में संदर्भित करना। जैसा कि हम बाद में गणितीय मॉडल अनुभाग में देखेंगे, फिबोनाची और गाल्वा आर्किटेक्चर के बीच कई समानताएं हैं, जिनमें से एक को प्राथमिकता देना विशिष्ट है।

इस लेख के माध्यम से, हम एक काल्पनिक वैश्विक समय काउंटर शुरू करते हैं

$0$ और बढ़ रही है

$1$ वैश्विक घड़ी चक्र के प्रत्येक सकारात्मक बढ़त के बाद।

रजिस्टर

एक रजिस्टर एक तर्क तत्व है जो एक बिट डेटा को संग्रहीत करने में सक्षम है, जिसे राज्य कहा जाता है। इसकी दो इनपुट लाइनें हैं: एक बिट डेटा लाइन और एक घड़ी सिग्नल लाइन। इसका एक-सा आउटपुट है जो हमेशा आंतरिक स्थिति के बराबर होता है। घड़ी इनपुट के प्रत्येक सकारात्मक किनारे पर, डेटा इनपुट राज्य को सौंपा गया है, अन्यथा राज्य अपरिवर्तित रहता है। हमें एक रजिस्टर की स्थिति को निरूपित करते हैं

ए स

$एस$ समय पर

ट ी

$टी$ जैसे

$\ mathop S \ nolimits ^ t$ ।

फाइबोनैचि lfsrs

एक फाइबोनैचि LFSR के होते हैं

ए ल

$एल$ रजिस्टर से प्रगणित किया गया

$0$ को

ए ल

$एल -1$ , सभी एक ही घड़ी संकेत से जुड़े हैं। रजिस्टर का इनपुट

म ै ं

$मैं$ रजिस्टर का आउटपुट है

$i + 1$ के लिए

$0 \ le i \ le L-2$ । रजिस्टर के लिए प्रतिक्रिया इनपुट

ए ल

$एल -1$ रजिस्टरों के कुछ सबसेट के आउटपुट का xor योग है। रजिस्टर अपडेट को गणितीय रूप से निम्नानुसार वर्णित किया जा सकता है:

\ mathop S \ nolimits_i ^ t = \ left \ {\ {शुरू करना {array} {l} \ mathop S \ nolimits_ {i + 1} ^ {t-1} {\ _ \ _ \ _ \ _ \ _ \ _ \ _ \ \ \ \ \ \ \ \ rm {अगर} \ _ \ _ 0 \ _ L L-2 \\ \ mathop \ bigoplus \ limit_ {j = 1} ^ k \ mathop S \ nolimits_j ^ [t-1} \ otimes \ mathop C \ nolimits_j {\ \ \ \ rm {if} \ \ \ i = L-1 \ end {सरणी} \ right $

$\ mathop S \ nolimits_i ^ t = \ left \ {\ {शुरू करना {array} {l} \ mathop S \ nolimits_ {i + 1} ^ {t-1} {\ _ \ _ \ _ \ _ \ _ \ _ \ _ \ \ \ \ \ \ \ \ rm {अगर} \ _ \ _ 0 \ _ L L-2 \\ \ mathop \ bigoplus \ limit_ {j = 1} ^ k \ mathop S \ nolimits_j ^ [t-1} \ otimes \ mathop C \ nolimits_j {\ \ \ \ rm {if} \ \ \ i = L-1 \ end {सरणी} \ right $$

जहाँ

$C_j = 1$ अगर रजिस्टर

ज

$ज$ प्रतिक्रिया में शामिल है और

$0$ अन्यथा।

आउटपुट अनुक्रम रजिस्टर से प्राप्त किया जाता है

$0$ । यही है, आउटपुट अनुक्रम है

\ mathop {\ बाएँ \ {{\ mathop S \ nolimits_0 ^ i} \ right \}} \ nolimits_ {i \ ge 0}

$\ mathop {\ बाएँ \ {{\ mathop S \ nolimits_0 ^ i} \ right \}} \ nolimits_ {i \ ge 0}$ ।

गैलोज एलएफएसआर

गैलोज एलएफएसआर भी एक रैखिक सूची से मिलकर बनता है

ए ल

$एल$ रजिस्टर से प्रगणित किया गया

$0$ को

ए ल

$एल -1$ , सभी वैश्विक घड़ी संकेत साझा कर रहे हैं। रजिस्टर का इनपुट

म ै ं

$मैं$ रजिस्टर का आउटपुट है

$i-1$ के लिए

$1 \ le i \ le L-1$ । रजिस्टरों के कुछ सबसेट के लिए, उनका इनपुट रजिस्टर के आउटपुट के साथ है

ए ल

$एल -1$ । इसे इस प्रकार व्यक्त किया जा सकता है:

\ mathop S \ nolimits_i ^ t = \ left \ {\ {start \ array} {l} \ mathop S \ nolimits_ {i-1} ^ {t-1} \ oplus \ mathop S \ nolimits_ {L-1} ^ {t-1} \ otimes \ mathop C \ nolimits_i {\ rm {\ _ \ _ if \ \}} 1 \ le i \ le L-1 \\ \ mathop S \ nolimits_ {L-1} ^ {t- 1} \ otimes \ mathop C \ nolimits_0 {\ rm {\ \ \ \ \ \ \ \ \ \ \ \ if \ \}} i = 0 \ end {array} \ right $

$\ mathop S \ nolimits_i ^ t = \ left \ {\ {start \ array} {l} \ mathop S \ nolimits_ {i-1} ^ {t-1} \ oplus \ mathop S \ nolimits_ {L-1} ^ {t-1} \ otimes \ mathop C \ nolimits_i {\ rm {\ _ \ _ if \ \}} 1 \ le i \ le L-1 \\ \ mathop S \ nolimits_ {L-1} ^ {t- 1} \ otimes \ mathop C \ nolimits_0 {\ rm {\ \ \ \ \ \ \ \ \ \ \ \ if \ \}} i = 0 \ end {array} \ right $$

जहाँ

$C_i = 1$ यदि रजिस्टर का इनपुट

म ै ं

$मैं$ रजिस्टर के आउटपुट के साथ है

ए ल

$एल -1$ ।

फाइबोनैचि LFSR के समान तरीके से, आउटपुट अनुक्रम के रूप में परिभाषित किया गया है

\ mathop {\ left \ {{\ mathop S \ nolimits_ {L-1} ^ i} \ right \}} \ nolimits_ {i \ ge 0}

$\ mathop {\ left \ {{\ mathop S \ nolimits_ {L-1} ^ i} \ right \}} \ nolimits_ {i \ ge 0}$ ।

फाइबोनैचि और गैलोज़ डिज़ाइन्स के बीच तुलना

गणितीय अर्थ में फिबोनाची और गैलोज़ एलएफएसआर के बीच सीधा पत्राचार है, जैसा कि हम अगले भाग में देखेंगे। हालांकि, गैलोज़ के डिजाइन का उपयोग करने के दो उल्लेखनीय लाभ हैं:

सॉफ्टवेयर कार्यान्वयन में, यह एक की आवश्यकता नहीं है $एल$ बिट समता जाँच, जो जटिलता का एक लघुगणक कारक जोड़ता है।
हार्डवेयर कार्यान्वयन में, इसके लिए केवल दो-इनपुट xor गेट्स की आवश्यकता होती है, जिनके प्रसार में देरी फिबोनाची के डिजाइन में उपयोग किए जाने वाले मल्टी-इनपुट xor गेटों की तुलना में कम है।

हमारी परियोजना में, हम एलएफएसआर के मैट्रिक्स निर्माण पर विचार करते हैं, इसलिए दोनों आर्किटेक्चर विनिमेय हैं।

एलएफएसआर का गणितीय मॉडल

निम्नलिखित वर्गों में, जब तक अन्यथा नहीं कहा जाता है, हम मानते हैं कि गैल्वेन फ़ील्ड के तहत सभी गणना की जाती है

$Gf \ left (2 \ right)$ । यही है, सभी ऑपरेशनों की गणना मॉडुलो की जाती है

$2$ । इस सम्मेलन का एक अन्य कार्यान्वयन यह है कि सभी गुणा एक तार्किक और गेट है, और सभी योग एक एक्सोर गेट है।

सभी की स्थिति पर विचार करें

ए ल

$एल$ कुछ समय में एक LFSR के रजिस्टर

ट ी

$टी$ ; इससे एक वेक्टर के रूप में प्रतिनिधित्व किया जा सकता है

{\ _ \ _ {{0,1} \ right \} ^ L}

${\ _ \ _ {{0,1} \ right \} ^ L}$ :

${S ^ t} = \ left ({\ _ mathop S \ nolimits_0 ^ t; \ mathop S \ nolimits_1 ^ t; \ ldots; \ mathop S \ nolimits_ {L-1} ^ t} \ right)$

हम इस वेक्टर को LFSR की स्थिति के रूप में दर्शाते हैं। ध्यान दें कि वहाँ सबसे अधिक हैं

ए ल

${2 ^ एल}$ एक के लिए संभव राज्यों

ए ल

$एल$ LFSR रजिस्टर करें। यह भी ध्यान दें कि यदि कोई LFSR सर्व-शून्य स्थिति तक पहुँचने के लिए था, तो यह किसी अन्य राज्य तक नहीं पहुँच सकता है। इसलिए हम कहते हैं कि हैं

ए ल

$2 ^ एल -1$ एक एलएफएसआर का गैर-तुच्छ।

निम्नलिखित रैखिक परिवर्तन पर विचार करें:

F = \ left ({\ _ start {array} {* {20} {c}} 0 & 1 & \ cdots & 0 \\ \ vdots & \ vdots & \ ddots & \ vdots \\ 0 & 0 / \ cdots & 1 \\ {\ mathop C \ nolimits_0} & {\ mathop C \ nolimits_1} & \ cdots & {\ mathop C \ nolimits_ {L-1}} \ end {array}} \ right)

$F = \ left ({\ _ start {array} {* {20} {c}} 0 & 1 & \ cdots & 0 \\ \ vdots & \ vdots & \ ddots & \ vdots \\ 0 & 0 / \ cdots & 1 \\ {\ mathop C \ nolimits_0} & {\ mathop C \ nolimits_1} & \ cdots & {\ mathop C \ nolimits_ {L-1}} \ end {array}} \ right)$

दिया है कि

$\ mathop S \ nolimits ^ t$ एक फाइबोनैचि LFSR की स्थिति है, यह देखा जा सकता है कि

F \ cdot \ mathop S \ nolimits ^ t = \ mathop S \ nolimits ^ {t # 1 $

$F \ cdot \ mathop S \ nolimits ^ t = \ mathop S \ nolimits ^ {t # 1 $$

अगर

$\ mathop S \ nolimits ^ t$ एक गैलोज़ एलएफएसआर का राज्य था, फिर ट्रान्सफॉर्मेशन पर विचार करें

ज ी

$जी$ :

G = \ left ({\ _ start {array} {* {20} {c}} 0 & \ cdots & 0 & {\ mathop C \ nolimits_0} \\ 1 & \ cdots & 0 & {mathop C \ nolimits_1} \\ \ vdots & \ ddots & \ vdots & \ vdots \\ 0 & \ cdots & 1 & {\ mathop C \ nolimits_ {L-1}} \ end {सरणी}} \ right)

$G = \ left ({\ _ start {array} {* {20} {c}} 0 & \ cdots & 0 & {\ mathop C \ nolimits_0} \\ 1 & \ cdots & 0 & {mathop C \ nolimits_1} \\ \ vdots & \ ddots & \ vdots & \ vdots \\ 0 & \ cdots & 1 & {\ mathop C \ nolimits_ {L-1}} \ end {सरणी}} \ right)$

इस मामले में, हमारे पास है

G \ cdot \ mathop S \ nolimits ^ t = \ mathop S \ nolimits ^ {t # 1 $

$G \ cdot \ mathop S \ nolimits ^ t = \ mathop S \ nolimits ^ {t # 1 $$

दोहराया अद्यतन के साथ काम करते समय एलएफएसआर के मैट्रिक्स प्रतिनिधित्व लचीले हो सकते हैं, क्योंकि उन्हें एक सरल मैट्रिक्स उत्पाद के रूप में व्याख्या किया जा सकता है। यह देखा जा सकता है कि

$F = {G ^ T}$ । यह तथ्य फिबोनाची और गैलोज़ डिजाइनों के बीच कई समानताओं को इंगित करता है यदि उन्हें रैखिक परिवर्तन के रूप में देखा गया था

{\ _ \ _ {{0,1} \ right \} ^ एन}

${\ _ \ _ {{0,1} \ right \} ^ एन}$ को

{\ _ \ _ {{0,1} \ right \} ^ एन}

${\ _ \ _ {{0,1} \ right \} ^ एन}$ ।

कुछ LFSR के स्टेट वेक्टर को एक मैट्रिक्स द्वारा (Fiboancci या गैलोज़ प्रकार के) गुणा करना LFSR को क्लॉक करने या अपडेट करने के रूप में जाना जाता है।

स्विचिंग जनरेटर

स्विचिंग जनरेटर 2015 में प्रस्तावित एक घड़ी-नियंत्रित जनरेटर है। यह बीजीय और साइड चैनल हमलों के लिए प्रतिरोध साबित होता है। इस अनुभाग में, हम स्विचिंग जनरेटर के डिजाइन को प्रस्तुत करेंगे, जैसा कि इसके अन्वेषकों द्वारा निर्दिष्ट किया गया है।

मूल संरचना

स्विचिंग जनरेटर में दो LFSR होते हैं: एक नियंत्रण LFSR

ए

$ए$ लंबाई की

ए न

$एन$ और एक डेटा LFSR

ब

$ब$ लंबाई की

ए म

$एम$ । नियंत्रण LFSR को पहले बताए अनुसार अपडेट किया गया है। हालाँकि, डेटा LFSR को दो संभावित मैट्रिक्स में से एक का उपयोग करके अपडेट किया जाता है,

$\ mathop M \ nolimits_1 ^ i$ या

$\ mathop M \ nolimits_2 ^ j$ , कहाँ

${M_1}, {M_2}$ कुछ आदिम बहुपद के साथी मैट्रिसेस हैं। एक से अधिक मैट्रिक्स को चुनना नियंत्रण एलएफएसआर से सिग्नल आउटपुट द्वारा निर्धारित किया जाता है। इस प्रक्रिया को निम्नानुसार वर्णित किया जा सकता है:

$\ mathop B \ nolimits ^ t = \ left \ {\ _ शुरू करना {array} {l} \ mathop M \ nolimits_1 ^ i \ cdot \ mathop B \ nolimits ^ {t-1} {rm {\ _ \ _ if \ \}} \ mathop A \ nolimits_ {M-1} ^ t = 0 \\ \ mathop M \ nolimits_2 ^ j \ cdot \ mathop B \ nolimits ^ {t-1} {rm {\ _ \ _ if \ \}} \ mathop A \ nolimits_ {M-1} ^ t = 1 \ end {array} \ right $ $$

स्विचिंग जनरेटर का आउटपुट LFSR का आउटपुट है

$ब$ । ध्यान दें कि हमने वह मान लिया

$ए$ एक गैलोज़ एलएफएसआर है। यह सिर्फ एक फाइबोनैचि LFSR हो सकता है।

पूर्णांकों

$i, j$ स्विचिंग सूचकांक कहलाते हैं।

बीज

याद रखें कि एक LFSR अधिक से अधिक पुनरावृति कर सकता है

${2 ^ एल} -1$ पिछले राज्यों के पुनरीक्षण से पहले गैर-तुच्छ राज्य। चूंकि मैट्रिसेस हैं

${M_1}, {M_2}$ LFSR के ट्रांसफॉर्मेशन मैट्रिसेस हैं, हम उस पूर्णांक को घटा सकते हैं

$i, j$ अधिक से अधिक हो सकता है

$2 ^ M-1$ इससे पहले कि मैट्रीस दोहराना शुरू कर दें।

स्विचिंग जनरेटर के लिए बीज है

$एन + 3 एम$ बिट्स, LFSR के प्रारंभिक राज्यों का प्रतिनिधित्व करते हैं

$ए$ और

$ब$ और पूर्णांक शक्तियां

$i, j$ । ध्यान दें कि मैट्रिसेस

${M_1}, {M_2}$ पूरे कार्यान्वयन के दौरान तय किए गए हैं और बीज में शामिल नहीं हैं।

वेरिलोग डिजाइन

इस खंड में, हम वेरिलॉग एचडीएल का उपयोग करके स्विचिंग जनरेटर के हमारे डिजाइन को पेश करेंगे। हम प्रत्येक मॉड्यूल डिजाइन को नीचे की ओर फैशन में पेश करेंगे। बहुत अंत में, हम स्विचिंग जनरेटर मॉड्यूल का परिचय देते हैं।

हमारे डिजाइन में, हमने कम से कम समकालिक घटकों को रखने की कोशिश की। केवल घड़ी नियंत्रित घटक LFSR हैं

$ए, बी$ ।

मैट्रिक्स और वेक्टर ऑपरेशन को कई अलग-अलग तरीकों से लागू किया जा सकता है, तर्क इकाइयों, मेमोरी इकाइयों और प्रक्रियात्मक जटिलता की खपत में भिन्नता है। हमारे डिजाइन में, हम प्रक्रियात्मक ब्लॉकों की आवश्यकता को समाप्त करते हैं, और तर्क तत्वों का अधिकतम उपयोग करते हैं।

निम्नलिखित मॉड्यूल के सभी मैट्रिसेस को शुरू में अनुक्रमित किया जाता है

$0$ बाएं से दाएं, और फिर नीचे से ऊपर।

यह भी ध्यान दें कि सभी मॉड्यूल में पैरामीटर आकार है; यह डिबगिंग उद्देश्यों के लिए है। एक वास्तविक कार्यान्वयन में, सभी आकार तय किए जाते हैं।

बहुसंकेतक

यह एक मॉड्यूल है जो 2 से 1 को लागू करता है

$एन$ -बिट मल्टीप्लेक्सर। मॉड्यूल में दो हैं

$एन$ -बिट इनपुट लाइनें, एक 1-बिट चयनकर्ता लाइन, और

$एन$ -बिट आउटपुट लाइन। यदि चयनकर्ता इनपुट है

$0$ फिर आउटपुट को पहली इनपुट लाइन पर सेट किया जाता है, अन्यथा इसे दूसरे पर सेट किया जाता है।

मल्टीप्लेक्स मॉड्यूल

वेक्टर परिवर्तन

यह मॉड्यूल वेक्टर पर रैखिक परिवर्तन को लागू करता है। इसे इनपुट ए के रूप में स्वीकार करता है

$एन \ N बार$ परिवर्तन मैट्रिक्स और ए

$एन$ -बिट वेक्टर। यह अपने इनपुट के मैट्रिक्स-वेक्टर उत्पाद को आउटपुट करता है।

आउटपुट वेक्टर में प्रत्येक बिट एक का परिणाम है

$एन$ -बिट xor गेट, इनपुट के परिणाम के रूप में ले रहा है

$एन$ -बिट बिटवाइज़ और इनपुट वेक्टर और संबंधित मैट्रिक्स पंक्ति। यही है, प्रत्येक आउटपुट बिट इनपुट के लिए कठोर है, और किसी भी प्रक्रियात्मक ब्लॉकों की आवश्यकता नहीं है।

वास्तव में

$N ^ 2$ दो-इनपुट और गेट का उपयोग किया जाता है, साथ में

$एन$

$एन$ -इनपुट एक्सर गेट्स।

वेक्टर परिवर्तन मॉड्यूल

पहचान

यह मॉड्यूल कोई इनपुट स्वीकार नहीं करता है। इसके

$एन \ N बार$ -बिट आउटपुट को इनिशियलाइज़ किया जाता है

$एन$ पहचान मैट्रिक्स। इस तरह के मॉड्यूल को सुविधा के लिए घोषित किया जाता है, ताकि हमें प्रत्येक अलग आकार के लिए वैश्विक रजिस्टर वेक्टर को इनिशियलाइज़ न करना पड़े।

पहचान मैट्रिक्स मॉड्यूल

खिसकाना

यह मॉड्यूल स्वीकार करता है a

$एन \ N बार$ मैट्रिक्स और आउटपुट इसके स्थानान्तरण। इस मॉड्यूल में न तो तार्किक और न ही मेमोरी तत्वों का उपयोग किया जाता है, इसका आउटपुट केवल इसके इनपुट का एक क्रमचय है
।

मैट्रिक्स ट्रांज़िशन मॉड्यूल

मैट्रिक्स गुणन

यह मैट्रिक्स-मैट्रिक्स गुणा को लागू करने वाला एक मॉड्यूल है। यह दो को स्वीकार करता है

$एन \ N बार$ इनपुट के रूप में मैट्रिक्स, और उनके मैट्रिक्स-मैट्रिक्स उत्पाद को आउटपुट करता है।

इस मॉड्यूल में मैट्रिक्स ट्रांज़ोज़ मॉड्यूल का एक उदाहरण है। इससे दूसरे इनपुट मैट्रिक्स में कॉलम के लिए लगातार सूचकांकों को असाइन करना संभव हो जाता है। आउटपुट मैट्रिक्स में प्रत्येक प्रविष्टि तब a के आउटपुट को दी जाती है

$एन$ -इनपुट एक्स गेट, जिसका इनपुट बिटवाइज है और पहले मैट्रिक्स से दूसरी पंक्ति और दूसरे से कॉलम।

वास्तव में

$N ^ 3$ दो-इनपुट और गेट और

$N ^ 2$

$एन$ -इनपुट एक्सोर का उपयोग इस कार्यान्वयन में किया जाता है।

मैट्रिक्स गुणन मॉड्यूल

मैट्रिक्स एक्सप्लोरेशन

यह मॉड्यूल एक पूर्णांक शक्ति के लिए एक मैट्रिक्स उठाता है। इसे इनपुट ए के रूप में स्वीकार करता है

$एन \ N बार$ मैट्रिक्स और ए

$K$ -बिट पूर्णांक। इसका आउटपुट निर्दिष्ट पूर्णांक शक्ति के लिए उठाया गया मैट्रिक्स है।

मैट्रिक्स एक्सप्लोरेशन मोड्यूल

नियंत्रण इकाई

यह मॉड्यूल लागू करता है

$एन$ -बिट कंट्रोल LFSR। यह हमारे डिजाइन में दो घड़ी नियंत्रित मॉड्यूल में से एक है।

इसमें एक स्टैटिक भी शामिल है

$एन \ N बार$ LFSR परिवर्तन मैट्रिक्स और एक चर

$एन$ -बेटी अवस्था। इसके इनपुट में एक घड़ी, एक शामिल है

$एन$ -बिट स्थिति रीसेट, और रीसेट सिग्नल। इसका आउटपुट सिंगल बिट है, जो LFSR का आखिरी बिट है।

घड़ी संकेत के प्रत्येक सकारात्मक किनारे के बाद, राज्य मैट्रिक्स-वेक्टर गुणन मॉड्यूल का उपयोग करके परिवर्तन मैट्रिक्स के अनुसार अपडेट किया जाता है। रीसेट संकेत के प्रत्येक सकारात्मक किनारे के बाद राज्य रीसेट को आंतरिक स्थिति को सौंपा गया है।

नियंत्रण इकाई मॉड्यूल

डेटा यूनिट

$एन$ डेटा LFSR इस मॉड्यूल का उपयोग करके कार्यान्वित किया जाता है। कंट्रोल यूनिट मॉड्यूल की तरह, यह घड़ी नियंत्रित है

मॉड्यूल में दो शामिल हैं

$एन \ N बार$ परिवर्तन मैट्रेस और ए

$एन$ -बिट LFSR स्थिति। यह इनपुट को एक घड़ी संकेत, एक नियंत्रण संकेत, एक के रूप में स्वीकार करता है

$एन$ -बिट LFSR स्थिति रीसेट, दो

$एन \ N बार$ मैट्रिक्स परिवर्तन रीसेट करता है, और एक रीसेट सिग्नल। इसका एक बिट आउटपुट है, आंतरिक LFSR का अंतिम बिट।

ध्यान दें कि जब से बीज को बदला जा सकता है, तब परिवर्तन मेट्रिसेस को भी बदला जा सकता है, नियंत्रण इकाई के विपरीत जिसका परिवर्तन मैट्रिक्स तय किया गया हो।

\ डाटा यूनिट

स्विचिंग जनरेटर

यह हमारे डिजाइन का मुख्य मॉड्यूल है। यह पूर्णांकों द्वारा मानकीकृत है

$एन, एम$ , जो क्रमशः नियंत्रण और डेटा इकाइयों के आकार हैं।

इस मॉड्यूल का इनपुट एक घड़ी संकेत है, a

$एन + 3 एम$ -बिट बीज, और एक निर्धारित संकेत। बीज नियंत्रण LFSR रीसेट, डेटा LFSR रीसेट, और पूर्णांकों का एक संयोजन है

$i, j$ इसका आउटपुट एक बिट है, स्विचिंग जनरेटर द्वारा उत्पन्न छद्म यादृच्छिक बिट।

इस मॉड्यूल में दो शामिल हैं

$M \ गुना M$ मैट्रिक्स

$\ mathop M \ nolimits_1, \ mathop M \ nolimits_2$ । ये मैट्रिक्स पूरे कार्यान्वयन के दौरान तय किए गए हैं।

डेटा मैट्रिक्स के लिए इनपुट मैट्रिक्स की गणना करने के लिए दो मैट्रिक्स एक्सपोनेंचर मॉड्यूल इंस्टेंस का उपयोग किया जाता है, जहां उनका इनपुट निश्चित परिवर्तन मैट्रिक्स और पूर्णांक होते हैं

$i, j$ बीज से निकाला जाता है।

स्विचिंग जनरेटर मॉड्यूल

निष्कर्ष और सिफारिशें

इस परियोजना में, हमने वेरिलॉग एचडीएल का उपयोग करके स्विचिंग जनरेटर का एक डिज़ाइन प्रस्तुत किया है। यह डिजाइन पूरी तरह से हार्डवेयर पर केंद्रित है, और प्रक्रियात्मक ब्लॉकों के उपयोग को समाप्त करता है। ऐसा दृष्टिकोण तर्क और स्मृति तत्वों की कीमत पर अधिकतम प्रदर्शन की अनुमति देता है। तर्क और स्मृति तत्वों की बाधाओं के साथ कुछ अनुप्रयोगों के लिए, इलेक्ट्रॉनिक उपकरणों के उपयोग को कम करने के लिए प्रदर्शन का त्याग करना और प्रक्रियात्मक ब्लॉकों का उपयोग बढ़ाना फायदेमंद हो सकता है।

परियोजना का एक दोष यह है कि यह उपयोगकर्ता पर अच्छा स्विचिंग सूचकांक चुनने की जिम्मेदारी देता है। प्रयुक्त स्विचिंग इंडेक्स की वैधता की जांच करने के लिए एक संभावित प्रगति एक हार्डवेयर घटक जोड़ रही है। इसके लिए जटिल एल्गोरिदम के हार्डवेयर कार्यान्वयन की आवश्यकता होती है, जैसे किसी दिए गए मैट्रिक्स की बहुपदता की खोज करना और इसे प्राइमेटिविटी के लिए जांचना।

एक संभावित उन्नति यादृच्छिक स्विचिंग सूचकांकों की जांच करने के लिए एक सच्चे यादृच्छिक संख्या जनरेटर को जोड़ रही है, और एक बार मिलने पर एक वैध जोड़ी को आउटपुट करती है। यह साबित किया जा सकता है कि यह प्रक्रिया उच्च संभावना के साथ थोड़े समय के बाद रुक जाती है।

संदर्भ

काट्ज़, जोनाथन, एट अल। लागू क्रिप्टोग्राफी की हैंडबुक। सीआरसी प्रेस, 1996।
चोई, जून, एट अल। "स्विचिंग जनरेटर: बीजगणितीय और साइड चैनल हमलों के खिलाफ प्रतिरोध के साथ नई घड़ी नियंत्रित जनरेटर।" एन्ट्रॉपी 17.6 (2015): 3692-3709।
शमीर, आदि। "स्ट्रीम सिफर: मृत या जीवित?" ASIACRYPT। 2004।
Uninitiated के लिए LFSRs

वेरिलॉग एचडीएल का उपयोग करके स्विचिंग जनरेटर का एक व्यावहारिक कार्यान्वयन

अमूर्त

परिचय और ऐतिहासिक पृष्ठभूमि

रैखिक प्रतिक्रिया पारी रजिस्टर

रजिस्टर

फाइबोनैचि lfsrs

गैलोज एलएफएसआर

फाइबोनैचि और गैलोज़ डिज़ाइन्स के बीच तुलना

एलएफएसआर का गणितीय मॉडल

स्विचिंग जनरेटर

मूल संरचना

बीज

वेरिलोग डिजाइन

बहुसंकेतक

वेक्टर परिवर्तन

पहचान

खिसकाना

मैट्रिक्स गुणन

मैट्रिक्स एक्सप्लोरेशन

नियंत्रण इकाई

डेटा यूनिट

स्विचिंग जनरेटर

निष्कर्ष और सिफारिशें

संदर्भ

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