तीन-मूल्यवान तर्क

उपलब्धियों की सूची

• बेसिक टर्नरी लॉजिक गेट्स: T_NOT, T_OR, T_AND, T_NAND, T_NOR, T_XX और भी बहुत कुछ
• संश्लेषण, न्यूनतम और टर्नरी कार्यों के लिए बोध
• टेनरी हाफ योजक, टेरनेरी पूर्ण योजक, टेरनेरी रिपल योजक योजक
• टर्नेरी फुल सबट्रैक्टर, तुलनित्र, मल्टीप्लायर, मल्टीप्लेक्सर / डेम्यूटिप्लेक्सर
• टर्नरी फ्लिप फ्लैप फ्लॉप और लैचेस
• एक आदिम टेरनेरी अंकगणित और तार्किक इकाई (ALU)

अभिसमय और प्रयुक्त प्रौद्योगिकियाँ

• कार्यान्वयन में असंतुलित टर्नरी (0, 1, 2) का उपयोग किया गया था
• 1 ट्रिट 2 बिट्स द्वारा व्यक्त की जाती है: 0 ~ 00, 1 ~ 01, 2 ~ 10 (11 अपरिभाषित है)
• मॉडलसिम, क्वार्टस प्राइम, लॉजिसिम

परिचय

इनोपोलिस विश्वविद्यालय के प्रथम वर्ष के छात्रों के रूप में, हमें अपने कंप्यूटर आर्किटेक्चर पाठ्यक्रम के दौरान परियोजनाओं को महसूस करने का अवसर मिला। हमारा समूह विशेष रूप से टर्नरी प्रणाली और इसके कामकाज में रुचि रखता था, इसलिए हमने बुनियादी घटकों (गेट्स) के साथ एक साधारण टर्नरी प्रणाली को लागू करने का निर्णय लिया।

तर्क में, एक तीन-मूल्यवान तर्क (ट्राइएक्टिव लॉजिक, ट्रिटेंट, टर्नेरी) कई कई-मूल्यवान लॉजिक सिस्टमों में से एक है जिसमें तीन सत्य मूल्य हैं जो सत्य, असत्य और कुछ अनिश्चित तीसरे मान का संकेत देते हैं।

टेर्नरी तर्क एमवीएल (बहु-मूल्यवान तर्क) अनुरूप है। हालाँकि, केवल तीन लॉजिक स्टेट्स का उपयोग किया जाता है, ' 0 ', ' 1 ' और ' 2 '। भिन्नात्मक संख्या का इष्टतम मूलांक ( r ) प्राकृतिक लघुगणक ( e ) पाया जाता है। टर्नरी तर्क r = 3 के साथ संख्या प्रतिनिधित्व का उपयोग करता है, बाइनरी लॉजिक की तुलना में जो r = 2 का उपयोग करता है, इसलिए सबसे किफायती पूर्णांक मूलांक जो कि प्राकृतिक लघुगणक ई के सबसे करीब है, आधार 3 है। बेस 3 की इस विशेष संपत्ति ने प्रारंभिक कंप्यूटर को प्रेरित किया डिजाइनर एक टर्नरी कंप्यूटर बनाने के लिए।

मॉस्को स्टेट यूनिवर्सिटी में 1958 में रूस में पहला कार्यशील टर्नरी कंप्यूटर बनाया गया था। इस कंप्यूटर को निकोले ब्रूसेंटोव और उनके सहयोगियों द्वारा डिजाइन किया गया था। उन्होंने इसे सेतुन नाम दिया, जैसे कि विश्वविद्यालय परिसर के पास बहने वाली नदी।

टर्नरी तर्क

टर्नरी लॉजिक फंक्शन एक मैपिंग F: {0,1,2} ⁿ -> {0,1,2} है । हम बाइनरी लॉजिक पर टर्नरी लॉजिक के फायदे और नुकसान के बारे में चर्चा करेंगे।

जहां बूलियन लॉजिक में 2 ² = 4 यूनियरी ऑपरेटर होते हैं, टर्नरी लॉजिक में एक तीसरे मान के जुड़ने से सिंगल इनपुट वैल्यू पर कुल 3 ³ = 27 अलग-अलग ऑपरेटर होते हैं। इसी तरह, जहां बूलियन लॉजिक में 2 ^{2 2} = 16 अलग-अलग बाइनरी ऑपरेटर (2 इनपुट वाले ऑपरेटर) होते हैं, टर्नरी लॉजिक में 3 ^{3 2} = 19,683 ऐसे ऑपरेटर होते हैं। जहाँ हम आसानी से बूलियन ऑपरेटरों के एक महत्वपूर्ण अंश को नाम दे सकते हैं (और, या, नंद, न ही, न ही, विशेष या, समतुल्य, निहितार्थ), यह संभव है कि सभी नामांकित संभावित टर्नर ऑपरेटरों के एक छोटे से अंश का नाम देने का प्रयास करें।

टर्नरी लॉजिक के लाभ

एक टर्नरी तर्क प्रतिनिधित्व समतुल्य द्विआधारी तर्क प्रतिनिधित्व की तुलना में अधिक कॉम्पैक्ट और कुशल जानकारी एन्कोडिंग सक्षम करता है। कहा गया तर्क निम्नानुसार है: यदि हम मानते हैं कि एक डिजिटल सर्किट में एन संभव इनपुट संयोजन हैं, तो एक बाइनरी सर्किट के लिए लॉग ₂ एन इनपुट लाइनों की आवश्यकता होती है और एक टर्नरी सर्किट के लिए लॉग ₃ एन इनपुट लाइनों की आवश्यकता होती है।

इसलिए, किसी दिए गए बाइनरी लॉजिक फ़ंक्शन के टर्नरी इनकोडिंग कार्यान्वयन को संबंधित बाइनरी कार्यान्वयन की तुलना में 0.63 गुना इनपुट लाइनों की आवश्यकता होनी चाहिए।

टर्नरी लॉजिक के नुकसान

हालांकि टर्नरी लॉजिक सर्किट को समतुल्य बाइनरी लॉजिक सर्किट की तुलना में कम इनपुट लाइनों की आवश्यकता होती है, वर्तमान में टर्नरी लॉजिक सर्किट व्यावहारिक विकल्प नहीं हैं। कारण हैं

1. Ternary हार्डवेयर कार्यान्वयन तकनीक अभी भी सैद्धांतिक, सिमुलेशन और प्रयोगशाला परीक्षण स्तरों में है
2. मौजूदा तकनीक के वोल्टेज स्तरों का उपयोग करते हुए तीन टर्नरी तर्क स्तर (0, 1, और 2) का प्रतिनिधित्व अभी तक प्रभावी रूप से परिभाषित नहीं किया गया है
3. कोई कम्प्यूटेशनल मॉडल और प्रोग्रामिंग भाषा विकसित नहीं हुई है। हालांकि, पूरक धातु ऑक्साइड सेमीकंडक्टर (CMOS), गुंजयमान टनलिंग डायोड (RTD), और कार्बन नैनो-ट्यूब प्रौद्योगिकियों का उपयोग करके टर्नरी सर्किट कार्यान्वयन के परिणाम का प्रदर्शन, यह दर्शाता है कि टर्नरी तर्क भविष्य की गणना का एक विकल्प हो सकता है।

टर्नरी प्रणाली के लिए विभिन्न संभावित अभ्यावेदन

• टर्नरी अंक प्रणाली (असंतुलित टर्नरी) , प्रत्येक अंक एक ट्रिट (त्रिशूल अंक) है जिसका मान है: 0, 1, या 2
• संतुलित टर्नरी , प्रत्येक अंक में 3 मान होते हैं: 01, 0, या +1; इन मूल्यों को भी सरल किया जा सकता है - क्रमशः, 0, +, (सबसे अधिक उपयोग किया जाता है)
• निरर्थक द्विआधारी प्रतिनिधित्व , प्रत्येक अंक में 01, 0, 0/1 का मान हो सकता है (मान 0/1 में दो अलग-अलग प्रतिनिधित्व हैं)
• तिरछा बाइनरी नंबर सिस्टम , केवल सबसे महत्वपूर्ण गैर-शून्य अंक का मान 2 है, और शेष अंकों का मान 0 या 1 है

संतुलित टेरिनरी नंबरिंग सिस्टम के बारे में अधिक

आज, ज्यादातर सभी हार्डवेयर बाइनरी कंप्यूटिंग के लिए डिज़ाइन किए गए हैं। यदि हमारे पास तीन स्थिर राज्यों के साथ एक स्थिर इलेक्ट्रॉनिक घटक होता, तो दुनिया शायद टर्नरी कंप्यूटिंग में बदल जाती। हालांकि, आज यह सच्चाई नहीं है। संतुलित त्रिगुट मूलांक संकेतन में कुछ लाभकारी गुण होते हैं:

1. टर्नरी उलटा आसान है, बस 1 और इसके विपरीत में 11 का आदान-प्रदान करें। यदि हम एक उदाहरण का उपयोग करते हैं, तो 24 को 1T0 के रूप में दर्शाया जाता है, और -24 को संतुलित टर्नरी अंकन में T10 के रूप में दर्शाया जाता है (टी केवल -1 के लिए एक संकेतन है)। यह द्विआधारी तर्क में दो के पूरक के लिए नियम की तुलना में सरल है।
2. किसी संख्या का संकेत उसके सबसे महत्वपूर्ण गैर-अभिमानी 'ट्रिट' द्वारा दिया जाता है
3. निकटतम पूर्णांक तक गोलाई का संचालन ट्रंकेशन के समान है।
4. जोड़ और घटाव अनिवार्य रूप से एक ही ऑपरेशन है (यानी आप केवल अंकों के अतिरिक्त के लिए नियमों का उपयोग करके अंकों को जोड़ते हैं)

उदाहरण:
21 ₁₀ = 1 टी _{10 3} ; 296 ₁₀ = 11T00T ₃ ;
-24 ₁₀ = टी _{10 3} ; -137 ₁₀ = T110T1 ₃

टेरिनरी अंकगणित

टर्नरी अंकगणित बाइनरी अंकगणित की तुलना में अधिक कॉम्पैक्ट संकेतन की पेशकश कर सकता है, और अगर हार्डवेयर निर्माताओं ने टर्नरी स्विच पाया होगा तो यह एक स्पष्ट विकल्प होगा।

संतुलित टर्नरी जोड़ और गुणा

उदाहरण:

टर्बनेरी कॉम्बिनेशन सर्किट (Ternary gates)

एक कॉम्बिनेशन सर्किट में इनपुट वैरिएबल, टर्नरी लॉजिक गेट और आउटपुट वेरिएबल्स होते हैं। सर्किट का आउटपुट केवल वर्तमान इनपुट पर निर्भर करता है। तर्क गेट्स इनपुट चर से संकेतों को स्वीकार करते हैं और आउटपुट सिग्नल उत्पन्न करते हैं। यह प्रक्रिया टर्नरी जानकारी को बदल देती है
दिए गए इनपुट डेटा को आवश्यक टर्नरी आउटपुट डेटा के लिए।

जैसा कि ऊपर उल्लेख किया गया है, हम बूलियन ऑपरेटरों के एक महत्वपूर्ण अंश को आसानी से नाम दे सकते हैं (और, या, नंद, न ही, न ही, विशेष या समतुल्य, निहितार्थ), हालांकि, सभी के नाम का प्रयास करने के लिए अनुचित है, लेकिन संभव का एक छोटा सा अंश टर्नरी ऑपरेटर। हम निम्नलिखित त्रिगुट सर्किट पर विचार करेंगे:

और (न्यूनतम) : बूलियन का विस्तार करना और एक टर्नरी फ़ंक्शन के लिए कार्य करना यह घोषित करने के लिए स्वाभाविक है कि परिणाम केवल सच है यदि दोनों इनपुट सही हैं, तो झूठे हैं यदि कोई इनपुट गलत है, और अन्यथा अज्ञात है।

या (अधिकतम) : यह भी स्वाभाविक है कि बूलियन या कार्य को टर्नरी में विस्तारित करके यह घोषित किया जाए कि परिणाम सत्य है यदि कोई इनपुट सत्य है, केवल तभी गलत है जब दोनों इनपुट झूठे हैं, और अज्ञात अन्यथा।

आम सहमति : बूलियन तर्क में, अनन्य का व्युत्क्रम या सच है जब दो इनपुट समान होते हैं, और झूठे होते हैं जब वे अलग होते हैं। इस विचार के कई प्राकृतिक विस्तार टर्नरी लॉजिक हैं। उनमें से एक चर के एक सेट की तार्किक सर्वसम्मति है, जो सच है अगर सभी सत्य हैं, झूठे हैं अगर सभी झूठे हैं, और अन्यथा अज्ञात हैं

कोई भी : जहां सर्वसम्मति के लिए आवश्यक है कि दोनों इनपुट कुछ भी स्वीकार करने से पहले सहमत हों, लेकिन अज्ञात, कुछ भी ऑपरेटर स्वीकार करता है एक अज्ञात निष्कर्ष तभी घोषित करता है जब दोनों इनपुट अज्ञात या सक्रिय रूप से असहमत हों। अन्यथा, यह उपलब्ध किसी भी गैर-अज्ञात इनपुट से एक निष्कर्ष पर कूदता है।

वृद्धि और विकृति : बूलियन तर्क में, पलटनेवाला को अपने तर्क modulo 2 को बढ़ाने या घटाने के बारे में सोचा जा सकता है। आंतरिक तर्क, modulo 3 वेतन वृद्धि और वेतन वृद्धि फ़ंक्शन व्युत्क्रम के लिए काफी अलग हैं।

संश्लेषण, न्यूनतम और टर्नरी कार्यों के लिए बोध

संबंधों का संबंध टर्नरी तर्क प्रणाली में होता है

एक टर्नरी तर्क फ़ंक्शन को मैक्स-मिन अभिव्यक्ति के रूप में दर्शाया जा सकता है। टर्नरी मैक्स-मिन अभिव्यक्ति को निम्नानुसार परिभाषित किया गया है:
चर : कोई भी प्रतीक जो T 1 {0,1,2} सेट से मूल्य लेता है, एक टर्नरी चर है।
शाब्दिक : शाब्दिक रूप एक चर के रूप में परिवर्तित होते हैं। उनका उपयोग मैक्स-मिन अभिव्यक्ति बनाने के लिए किया जाता है।

साहित्य में आमतौर पर दो प्रकार के शाब्दिक का उपयोग किया जाता है: १-घटा हुआ पोस्ट शाब्दिक और २-घटा हुआ पोस्ट शाब्दिक। एक चर x का 1-घटा हुआ पोस्ट शाब्दिक x _{i के} रूप में दर्शाया गया है, जहाँ मैं, {0,1,2}। जब x = i, तब x _i = 1, अन्यथा x _i = 0. एक चर का 1-घटा हुआ पोस्ट शाब्दिक नीचे दिखाया गया है।

एक चर x का 2-घटा हुआ पोस्ट शाब्दिक x _{i के} रूप में दर्शाया गया है, जहाँ मैं, {0,1,2}। जब x = i, तब x _i = 2, अन्यथा x _i = 0. एक चर का 2-घटा हुआ पोस्ट शाब्दिक नीचे दिखाया गया है। यह उदाहरण मैक्स-मिन अभिव्यक्ति बनाने के लिए शाब्दिक के विभिन्न सेटों का उपयोग करता है जैसा कि पहले चर्चा की गई थी।

Minterm : जब किसी फ़ंक्शन के वेरिएबल के अवयव को मिन ऑपरेशन का उपयोग करके संयोजित किया जाता है, तो इस शब्द को मिन्टरम कहा जाता है। उदाहरण के लिए, 3-चर त्रिगुटीय तर्क फ़ंक्शन F (x, y, z) के लिए, xyz और xz मिन्टर्म्स के दो उदाहरण हैं।

मैक्स-मिन एक्सप्रेशन : जब मैक्स ऑपरेशंस का उपयोग करके दो या अधिक मिन्टरों को मिलाया जाता है, तो एक्सप्रेशन को मैक्स ऑफ मिन्टरम्स (मैक्स-मिन) एक्सप्रेशन कहा जाता है। उदाहरण के लिए, 3-चर त्रिगुटीय तर्क फ़ंक्शन F (x, y, z) = xy + yz + xyz मैक्स-मिन अभिव्यक्ति का एक उदाहरण है।

किसी भी फ़ंक्शन F (x, y, z) को हमेशा के रूप में दर्शाया जा सकता है

टर्नरी फ़ंक्शंस को कम करने के लिए तीन बुनियादी तरीके हैं:

1. बूलियन बीजगणित में बीजगणित अभिव्यक्ति की हेरफेर।
2. सारणीबद्ध विधि।
3. Ternary K. मानचित्र विधि।
   टर्नेरी सर्किट के कार्यान्वयन के लिए टेरनेरी वैरिएबल को एकरी वैरिएबल (2-रिड्यूस्ड पोस्ट लिटरेचर टेबल का उपयोग करके) में बदलना आवश्यक है।

टर्नरी आधा योजक

अतिरिक्त दो 1 ट्रिट संख्या के लिए एक सर्किट को आधे योजक के रूप में संदर्भित किया जाता है। सर्किट पिछले जोड़ में उत्पन्न कैरी पर विचार नहीं करता है। टर्नरी लॉजिक सिस्टम में जोड़ प्रक्रिया को नीचे दिखाया गया है। यहाँ A और B दो इनपुट और योग हैं (S) और कैरी (CARRY)
दो आउटपुट हैं।

विश्लेषण

एक करनूघ मानचित्र (के-नक्शा) का उपयोग राशि और वहन करने के लिए किया जाता है। K- मानचित्र तर्क सर्किट के न्यूनकरण और अनुकूलन के लिए उपयोगी हैं। यहां पर 2 इनपुट का K-map उपयोग किया जाता है। चूंकि 2 और 1'is के समूहन संभव नहीं है, इसलिए आउटपुट समीकरण नीचे है।

कार्यान्वयन

module half_adder ( input [1:0] A, [1:0] B, output [1:0] sum, [1:0] carry ); wire [1:0] temp = 2'b01; wire [1:0] a0, a1, a2, b0, b1, b2; wire [1:0] i0, i1, i2, i3, i4, i5; wire [1:0] o0, o1, o2, o3, o4; wire [1:0] c0, c1, c2, c3; mask msk_1(A, a0, a1, a2); mask msk_2(B, b0, b1, b2); andgate and_1(a2,b0,i0); andgate and_2(a1,b1,i1); andgate and_3(a0,b2,i2); // partial products orgate or_1(i0, i1, o0); orgate or_2(o0, i2, o1); // f1 andgate and_4(a1,b0,i3); andgate and_5(a0,b1,i4); andgate and_6(a2,b2,i5); // partial products orgate or_3(i3, i4, o2); orgate or_4(o2, i5, o3); // f2 andgate and_7(o3,temp,o4); // 1.f2 andgate andc_0(a2,b1,c0); andgate andc_1(a1,b2,c1); orgate orc_0(c0,c1,c2); orgate orc_1(c2,i5,c3); andgate andc_2(c3,temp,carry); // carry orgate or_5(o1, o4, sum); // sum endmodule 

टर्नरी पूर्ण योजक

आधे योजक के साथ, एक पूर्ण पूर्ण योजक के एक चरण को एक संख्यात्मक तालिका द्वारा वर्णित किया जा सकता है जो SUM का योग देता है और C में कैरी के साथ-साथ तीन इनपुट A, B के एक फंक्शन के रूप में कैर्री को बाहर निकालता है :

विश्लेषण

एक करनूघ मानचित्र (K-map) का उपयोग राशि और वहन करने के लिए किया जाता है। K- मानचित्र तर्क सर्किट के न्यूनीकरण और अनुकूलन के लिए उपयोगी हैं। यहां पर 3 इनपुट का K-map उपयोग किया जाता है।

कार्यान्वयन

 module ternary_full_adder ( input [1:0] A, [1:0] B, [1:0] c_in, output [1:0] sum, [1:0] c_out ); wire [1:0] temp1 = 2'b01; wire [1:0] temp2 = 2'b00; wire [1:0] a0, a1, a2, b0, b1, b2, a20; wire [1:0] i0, i1, i2, i3, i4; wire [1:0] i5, i6, i7, i8, i9, i10, i11, i12, i13, i14, i15, i16, i17; wire [1:0] o0, o1, o2, o3, o4, o5, o6, o7, o8, o9; wire [1:0] c0, c1, c2; wire [1:0] h0, h1, h2, h3, h4, h5, h6, h7; wire [1:0] t0, t1, t2, t3, t4, t5, t6, t7, t8, t9, t10, t11, t12, t13, t14, t15, t16; wire [1:0] g0, g1, g2, g3, g4, g5, g6, g7, g8, g9, g10, g11, g12, g13, g14, g15; mask mk_1(A, a0, a1, a2); mask mk_2(B, b0, b1, b2); mask mk_3(c_in, c0, c1, c2); andgate3 and3_1(a2,b0,c0, i0); andgate3 and3_2(a1,b0,c1, i1); andgate3 and3_3(a0,b0,c2, i2); andgate3 and3_4(a1,b1,c0, i3); andgate3 and3_5(a0,b1,c1, i4); andgate3 and3_6(a2,b1,c2, i5); andgate3 and3_7(a0,b2,c0, i6); andgate3 and3_8(a2,b2,c1, i7); andgate3 and3_9(a1,b2,c2, i8); andgate3 and3_10(a1,b0,c0, i9); andgate3 and3_11(a0,b0,c1, i10); orgate or__(a2, a0, a20); andgate3 and3_12(a20,b0,c2, i11); // note a20 andgate3 and3_13(a0,b1,c0, i12); andgate3 and3_14(a2,b1,c1, i13); andgate3 and3_15(a1,B,c2, i14); andgate3 and3_16(a2,b2,c0, i15); andgate3 and3_17(a1,b2,c1, i16); andgate3 and3_18(temp2,b2,c2, i17); orgate or_1(i9, i10, o0); orgate or_2(o0, i11, o1); orgate or_3(o1, i12, o2); orgate or_4(o2, i13, o3); orgate or_5(o3, i14, o4); orgate or_6(o4, i15, o5); orgate or_7(o5, i16, o6); orgate or_8(o6, i17, o7); andgate and_1(o7, temp1, o8); // 1.f2 orgate or_9(i0, i1, h0); orgate or_10(h0, i2, h1); orgate or_11(h1, i3, h2); orgate or_12(h2, i4, h3); orgate or_13(h3, i5, h4); orgate or_14(h4, i6, h5); orgate or_15(h5, i7, h6); orgate or_16(h6, i8, h7); orgate or_17_(h7, o8, sum); // sum // carry andgate3 and3_19(a2,b2,c2, t0); // f1 andgate3 and3_20(a0,b1,c2, t1); andgate3 and3_21(a0,b2,c2, t2); andgate3 and3_22(a0,b2,c1, t3); andgate3 and3_23(a1,b2,c0, t4); andgate3 and3_24(a2,b2,c0, t5); andgate3 and3_25(a1,b1,c1, t6); andgate3 and3_26(a1,b2,c1, t7); andgate3 and3_27(a1,b0,c2, t8); andgate3 and3_28(a1,b1,c2, t9); andgate3 and3_29(a1,b2,c2, t10); andgate3 and3_25_(a2,b0,c2, t11); andgate3 and3_26_(a2,b1,c2, t12); andgate3 and3_27_(a2,b0,c1, t13); andgate3 and3_28_(a2,b1,c1, t14); andgate3 and3_29_(a2,b2,c1, t15); andgate3 and3_9_(a2,b1,c0, t16); orgate or_17(t1, t2, g0); orgate or_18(g0, t3, g1); orgate or_19(g1, t4, g2); orgate or_20(g2, t5, g3); orgate or_21(g3, t6, g4); orgate or_22(g4, t7, g5); orgate or_23(g5, t8, g6); orgate or_24(g6, t9, g7); orgate or_25(g7, t10, g8); orgate or_21_(g8, t11, g9); orgate or_22_(g9, t12, g10); orgate or_23_(g10, t13, g11); orgate or_24_(g11, t14, g12); orgate or_25_(g12, t15, g13); orgate or_5_(g13, t16, g14); //f2 andgate and_2(g14, temp1, g15); // 1.f2 orgate or_26(g15, t0, c_out); // carry endmodule 

टर्नरी पूर्ण घटाव

टर्नेरी फुल-सबट्रैक्टर एक सर्किट है जो दो इनपुट और पिछले उधार को घटाता है। सबट्रेक्टर के लिए सत्य तालिका नीचे दिखाई गई है

विश्लेषण और टर्नरी पूर्ण घटाव का कार्यान्वयन

कोड

 module full_subtractor( input [1:0] P, Q, b_in, output [1:0] diff, b_out ); wire [1:0] temp1 = 2'b01; wire [1:0] temp2 = 2'b10; wire [1:0] a0, a1, a2, b0, b1, b2; wire [1:0] i0, i1, i2, i3, i4, i5, i6, i7, i8, i9, i10, i11, i12, i13, i14, i15, i16, i17; wire [1:0] c0, c1, c2, c3; wire [1:0] h0, h1, h2, h3, h4, h5, h6, h7, h8, h9, h10, h11; wire [1:0] t0, t1, t2, t3, t4, t5, t6, t7, t8, t9; wire [1:0] p0, p1, p2; wire [1:0] q0, q1, q2; mask mk_1(P, p0, p1, p2); mask mk_2(Q, q0, q1, q2); mask mk_3(b_in, b0, b1, b2); andgate and_0(p0, q1, i0); andgate3 and3_0(p2, p1, q2, i1); orgate or_0(i0, i1, i2); andgate and_1(b0, i2, i3); // first expression andgate and_2(p0, q0, i4); andgate and_3(p1, q1, i5); andgate and_4(p2, q2, i6); orgate or_1(i4, i5, i7); orgate or_2(i7, i6, i8); andgate and_5(i8, b1, i9); // second expression andgate and_6(p1, q0, i10); andgate and_7(p0, q2, i11); andgate and_8(p2, q1, i12); orgate or_3(i10, i11, i13); orgate or_4(i13, i12, i14); andgate and_9(i14, b2, i15); // third expression orgate or_5(i3, i9, i16); orgate or_6(i16, i15, c0); //f1 orgate or_7(i10, i12, t0); orgate or_8(t0, i11, t1); andgate and_10(t1, b0, t2); // 1 expression andgate and_11(p1, q2, i17); orgate or_9(i4, i17, t3); andgate and_12(t3, b1, t4); // 1- expression orgate or_10(i4, i5, t5); orgate or_11(t5, i6, t6); andgate and_12_(t6, b2, t7); // 1-- expression orgate or_12(t2, t4, t8); orgate or_13(t8, t7, t9); andgate and_13(t9, temp1, c1); orgate or_14(c0, c1, diff); // difference orgate or_15(q1, q2, h0); andgate and_14(h0, temp2, h1); andgate and_15(h1, b2, h3); // 1 b orgate or_16(i0, i11, h4); andgate and_16(h4, temp2, h5); // 1- b andgate and_17(i17, temp2, h6); // 1-- b andgate3 and3_1(p2, q2, b1, h7); // 1--- b andgate3 and3_2(p1, q0, b2, h8); // 1---- b orgate or_17(h3, h5, h9); orgate or_18(h9, h6, h10); orgate or_19(h10, h7, h11); orgate or_20(h11, h8, b_out); // borrow endmodule 

टर्नरी रिपल कैरी ऐड

Ripple-carry adder (RCA) एक प्रसिद्ध सर्किट है जो दो संख्याओं को जोड़कर एक दूसरे को जोड़ने के लिए एक उत्कृष्ट सर्किट है। एक टर्नरी आरसीए अपने बाइनरी समकक्ष के समान है। एक Ternary Half Adder को कम से कम signi ern cant Ternary अंक जोड़ने के लिए नियोजित किया जाता है। बाकी को टर्नरी फुल एडर्स द्वारा संक्षेपित किया गया है। जैसा कि पहले उल्लेख किया गया है, टर्नेरी फुल अडर तीन टर्नीरी इनपुट चर जोड़ता है।

कार्यान्वयन

 module ternary_ripple_adder ( input [15:0] input1 , input [15:0] input2 , output [15:0] out , output [1:0] overflow_trit ); wire [15:0] carry ; reg tem; assign carry[0] = tem; assign carry[1] = tem; always @(input1, input2) begin tem <= 1'b0; end generate genvar i; for (i = 0; i <= 12; i=i+2) begin full_add af({input1[i+1],input1[i]}, {input2[i+1],input2[i]}, {carry[i+1],carry[i]}, {out[i+1], out[i]}, {carry[i+3],carry[i+2]}); end full_add af({input1[15],input1[14]}, {input2[15],input2[14]}, {carry[15],carry[14]}, {out[15], out[14]}, overflow_trit); endgenerate endmodule 

तिर्यक तुलनात्मक

टर्नेरी तुलनित्र सर्किट दो इनपुट एक्स ₁ , एक्स ₂ और तदनुसार एक्स ₁ = एक्स ₂ , एक्स ₁ > एक्स ₂ , एक्स ₁ <एक्स _{2 के} रूप में आउटपुट उत्पन्न करता है। एक तुलनित्र तुलनित्र के लिए सत्य तालिका नीचे दिखाई गई है

विश्लेषण और कार्यान्वयन

एक्स ₁ = एक्स ₂ , एक्स ₁ > एक्स ₂ , एक्स ₁ <एक्स _{2 के} लिए आउटपुट समीकरण हैं:

नीचे दिए गए के-मैप दिखाए गए हैं

कोड

 module ternary_comparators ( input [1:0] x1, x2, output [1:0] f1, f2, f3 ); wire [1:0] t0, t1, t2, t3, t4, t5, t6, t7; wire [1:0] h0, h1, h2, h3, h4, h5; wire [1:0] x10, x11, x12; wire [1:0] x20, x21, x22; mask mk_1(x1, x10, x11, x12); mask mk_2(x2, x20, x21, x22); andgate and_0(x10, x20, t0); andgate and_1(x22, x22, t1); orgate or_0(t0, t1, h0); orgate or_1(h0, x11, h1); orgate or_2(h1, x21, f1); // x1 == x2 andgate and_2(x11, x20, t2); andgate and_3(x12, x20, t3); andgate and_4(x12, x21, t4); orgate or_3(t2, t3, h3); orgate or_4(h3, t4, f2); // x1>x2 andgate and_5(x10, x21, t5); andgate and_6(x10, x22, t6); andgate and_7(x11, x22, t7); orgate or_5(t5, t6, h4); orgate or_6(h4, t7, f3); // x1<X2 endmodule 

टर्नरी गुणक

टर्नेरी मल्टीप्लायर एक सर्किट है जो दो इनपुट संख्याओं को गुणा करता है और संबंधित उत्पाद उत्पन्न करता है। इस सर्किट की सत्य तालिका नीचे दी गई है:

विश्लेषण और कार्यान्वयन

उत्पाद और कैरी के परिणामी अभिव्यक्ति को दिखाया गया है:

इसी K- नक्शे दिखाए गए हैं:

कोड

 module ternary_multiplier ( input [1:0] A, [1:0] B, output [1:0] product, [1:0] carry ); wire [1:0] temp = 2'b01; wire [1:0] a0, a1, a2, b0, b1, b2; wire [1:0] i0, i1, i2, i3, i4, i5; wire [1:0] o0, o1, o2, o3, o4; mask msk_1(A, a0, a1, a2); mask msk_2(B, b0, b1, b2); andgate and_1(a1,b2,i0); andgate and_2(a2,b1,i1); orgate or_1(i0, i1, o0); // f1 andgate and_4(a1,b1,i3); andgate and_5(a2,b2,i4); orgate or_3(i3, i4, o2); andgate and_3(temp,o2,o3); orgate or_4(o3, o0, product); // product andgate andc_0(a2,b2,o4); andgate andc_1(temp,o4,carry); // carry endmodule 

टर्नेरी मल्टीप्लेक्सर्स और डेमुलिप्लेक्सर्स

मल्टीप्लेक्स एक सर्किट है जिसमें कई इनपुट और एक आउटपुट होता है। इसे डिकोडर के नाम से भी जाना जाता है। मल्टीप्लेक्स का आउटपुट फ़ंक्शन फ़ंक्शन लाइनों की संख्या से निर्धारित होता है। इस प्रकार 2 ट्रिट के लिए
मल्टीप्लेक्सर आउटपुट 3 ² = 9 होगा और दो फंक्शन सेलेक्ट लाइन्स होंगे। मल्टीप्लेक्सर यानी फंक्शन
चयन तर्क आउटपुट के रूप में 9 कार्यों में से 1 का चयन करता है। लॉजिक गेट्स का उपयोग करके फंक्शन सिलेक्ट लॉजिक लागू किया जाता है। फ़ंक्शन चयन तर्क का आउटपुट समीकरण है:

सरल टर्नरी डी कुंडी

हालांकि कॉम्बिनेशन टर्नरी लॉजिक को लागू करने वाले सर्किट का डिज़ाइन सीधा है, एकीकृत सर्किट (आईसी) के कार्यान्वयन के लिए उपयुक्त एक सरल और मजबूत टर्नरी मेमोरी एलिमेंट (यानी कुंडी) का डिज़ाइन चुनौतीपूर्ण रहा है। हालाँकि, एक साधारण टर्नरी कुंडी बाइनरी NOR या NAND गेट की जगह इसी टर्नरी T_NOR या T_NAND गेट के साथ प्रयोग करके प्राप्त की जा सकती है।

साधारण टर्नरी डी फ्लिप-फ्लैप-फ्लॉप

मास्टर स्लेव (एमएस) टर्नरी डी फ्लिप-फ्लैप-फ्लॉप (एफएफएफ) का पता टर्नेरी डी लैचेस के आधार पर लगाया जाता है। यह बाइनरी डी फ्लिप-फ्लॉप (एफएफ) बाइनरी डी लैचेस का उपयोग करने के तरीके के समान है। तर्क आरेख और एमएस बाइनरी डी फ्लिप-फ्लॉप के ऑपरेशन विवरण अच्छी तरह से ज्ञात हैं। एमएस टर्नरी डी एफएफएफ को लागू करने के लिए, हम बाइनरी डी लैचेस को टर्नरी डी लैचेस (दो इनपुटों के टर्नरी नेगेटिव-मिनिमन गेट्स के साथ महसूस किया गया है) और साधारण इनवर्टर इनवर्टर (एसटीआई) के बाइनरी इनवर्टर की जगह लेते हैं। टर्नरी नंद सर्किट और टर्नरी एसटीआई सर्किट दोनों के लिए सत्य तालिकाओं को दिखाया गया है

बाइनरी घड़ी के साथ एमएस टर्नरी डी एफएफएफ के लिए, डेटा टर्नरी (0, 1 और 2 लॉजिक) हैं और घड़ी बाइनरी (कम और उच्च - हमारे में है)
कार्यान्वयन, 0 और 2 तर्क)। एमएस टर्नेरी डी एफएफएफ के साथ
बाइनरी क्लॉक डेटा को पढ़ सकता है जब घड़ी कम से चली जाती है
उच्च (सकारात्मक बढ़त) या उच्च से निम्न (नकारात्मक बढ़त) पर निर्भर करता है
की संख्या पर एस.टी.आई.

Ternary D FFF के इनपुट डेटा और Clk हैं, और आउटपुट Q और Not_Q हैं। विद्युत सिग्नल के साथ पत्राचार बनाए रखने के लिए घड़ी संकेत द्विआधारी है और तर्क स्तर 0 और 2 दर्शाए गए हैं

1-बिट टर्नेरी अंकगणित और तर्क इकाई (T-ALU)

टर्नेरी अरिथमेटिक लॉजिक यूनिट (ALU) एक डिजिटल सर्किट है जिसका उपयोग अंकगणित और तर्क संचालन करने के लिए किया जाता है। यह एक टर्नरी कंप्यूटर के सेंट्रल प्रोसेसिंग यूनिट (सीपीयू) के मूलभूत निर्माण खंड का प्रतिनिधित्व करता है। ALU इसके अलावा, घटाव, गुणा, और तर्क संचालन जैसे अंकगणितीय संचालन करता है, NAND, NOR, NOT, AND, और OR। नीचे एक 1 ट्रिट ALU का एक आदिम वास्तुकला दिखाया गया है

ALU के बेसिक बिल्डिंग ब्लॉक डिकोडर्स, फंक्शन सिलेक्ट लॉजिक (मल्टीप्लेक्स), ट्रांसमिशन गेट और अलग प्रोसेसिंग मॉड्यूल हैं। फ़ंक्शन चयन लाइनों डब्ल्यू और जेड पर तर्क स्थिति के आधार पर सूचीबद्ध फ़ंक्शन 9 में से 1 फ़ंक्शन का चयन करता है।

चयन तर्क की आउटपुट लाइनें प्रत्येक मॉड्यूल से जुड़े टीजी (टर्नरी गेट) से जुड़ी होती हैं। किसी भी मॉड्यूल का चयन केवल तभी किया जाता है जब संबंधित TG को सक्षम किया जाता है अन्यथा उसे डेटा लाइनों से अलग किया जाता है। उदाहरण के लिए यदि चुनिंदा पंक्तियों W और Z = 0 से इनपुट, चयन तर्क का आउटपुट E ₀ उच्च (2) है, जबकि E ₁ , E ₈ से कम है (0) इसलिए, योजक मॉड्यूल से जुड़े TG डेटा को अनुमति देने में सक्षम होंगे
योजक मॉड्यूल से कनेक्ट होने वाली लाइनें जबकि अन्य मॉड्यूल डेटा लाइनों से पृथक हैं।

अंत में, n / 2 ट्रिट ALU स्लाइस को कैस्केडिंग करके, n ट्रिट ALU का गठन किया जा सकता है।