Redd में स्थापित FPGAs के लिए सबसे सरल "फर्मवेयर" का विकास, और एक उदाहरण के रूप में मेमोरी टेस्ट का उपयोग करके डिबगिंग

किसी तरह मैं अपने विचारों को संक्षेप में व्यक्त नहीं कर सकता। अंतिम गिरावट, पीएसओसी वास्तुकला के बारे में अधिक विस्तार से बताने की इच्छा थी जो मुझे महारत हासिल थी, जिसके परिणामस्वरूप इसके बारे में लेखों की एक श्रृंखला थी। अब मैं हमारे Redd रिमोट डिबगिंग कॉम्प्लेक्स के लिए हार्डवेयर तैयार करने में शामिल हूं, जिसका वर्णन यहां किया गया था, और मैं पाठ रूप में संचित अनुभव को बाहर करना चाहता हूं। मुझे अभी तक यकीन नहीं है, लेकिन यह मुझे लगता है कि फिर से यह एक लेख नहीं, बल्कि एक चक्र है। सबसे पहले, यह है कि मैं विकास के विकसित तरीकों का दस्तावेजीकरण करूंगा जो जटिल के साथ काम करते समय किसी के लिए उपयोगी हो सकता है, और सामान्य रूप से, और दूसरी बात, अवधारणा अभी भी नई है, काफी स्थापित नहीं है। शायद, लेखों पर चर्चा करने की प्रक्रिया में, कुछ टिप्पणियां दिखाई देंगी, जिसमें से कोई इसे विस्तार (या यहां तक ​​कि परिवर्तन) के लिए कुछ आकर्षित कर सकता है। इसलिए, हम आगे बढ़ते हैं।

लंबा परिचय

मैं वास्तव में सिद्धांत देना पसंद नहीं करता, एक बार में कुछ व्यावहारिक चीजें रखना पसंद करता हूं। लेकिन पहले लेख की शुरुआत में, लंबे परिचय के बिना कहीं भी। इसमें, मैं विकास के वर्तमान दृष्टिकोण को सही ठहराता हूं। और सब कुछ एक चीज के इर्द-गिर्द घूमेगा: मानव-घंटा एक बहुत महंगा संसाधन है। और मामला केवल परियोजना के लिए आवंटित शर्तों में नहीं है। वह शारीरिक रूप से महंगा है। यदि इसे अंतिम उत्पाद के विकास पर खर्च किया जाता है, तो ठीक है, आप इसके बिना कहीं भी क्या कर सकते हैं। लेकिन जब यह सहायक काम पर खर्च किया जाता है, तो यह, मेरी राय में, बुरा है। मुझे याद है कि मेरा एक डेवलपर के साथ विवाद था, जिसने कहा था कि अपने दम पर प्रोटोटाइप बनाने से वह अपनी मूल कंपनी के लिए पैसा बचाएगा। मैंने तर्क दिया कि वह निर्माण पर लगभग 3 दिन खर्च करेगा। वह 24 मानव-घंटे है। हम इन घंटों के लिए उसका वेतन लेते हैं, सामाजिक कर को जोड़ते हैं जो "नियोक्ता भुगतान करता है", साथ ही साथ इन घंटों के लिए कार्यालय का किराया भी। और हम यह देखकर हैरान हैं कि आदेश देने वाले बोर्ड आपको कम लागत में मिल सकते हैं। लेकिन वह मैं हूं, अतिशयोक्ति करता हूं। सामान्य तौर पर, अगर श्रम लागत से बचा जा सकता है, तो उन्हें बचा जाना चाहिए।

रेड कॉम्प्लेक्स के लिए "फर्मवेयर" का विकास क्या है? यह एक सहायक काम है। मुख्य परियोजना बाद में खुशी से जीएगी; इसे यथासंभव उत्कृष्ट अनुकूलन, आदि के साथ कुशलतापूर्वक किया जाना चाहिए। लेकिन विकास के बाद संग्रह में जाने वाली सहायक चीजों पर समय और ऊर्जा खर्च करना व्यर्थ है। यह इस सिद्धांत पर नजर के साथ था कि रेड उपकरण का विकास किया गया था। सभी कार्य, यदि संभव हो तो, मानक चीजों के रूप में कार्यान्वित किए जाते हैं। एसपीआई, आई 2 सी और यूएआरटी बसों को मानक एफटीडीआई माइक्रोकैरिस्कुट पर लागू किया जाता है और बिना किसी तामझाम के मानक चालकों के माध्यम से प्रोग्राम किया जाता है। रीलों का प्रबंधन एक वर्चुअल COM पोर्ट के प्रारूप में लागू किया गया है। इसे संशोधित किया जा सकता है, लेकिन कम से कम सब कुछ किया गया है ताकि ऐसी इच्छा पैदा न हो। सामान्य तौर पर, यदि संभव हो तो सब कुछ मानक तरीके से लागू किया जाता है। प्रोजेक्ट से प्रोजेक्ट तक, डेवलपर्स को बस इन बसों को एक्सेस करने के लिए पीसी के लिए जल्दी से विशिष्ट कोड लिखने की आवश्यकता होती है। C ++ में विकास तकनीक उन लोगों के लिए स्पष्ट होनी चाहिए जो माइक्रोकंट्रोलर्स के लिए कार्यक्रम विकसित करते हैं (हम किसी अन्य लेख में कुछ तकनीकी विवरणों के बारे में बात करेंगे)।

लेकिन FPGA परिसर में अकेला खड़ा है। यह उन मामलों के लिए सिस्टम में जोड़ा जाता है जब उच्च प्रदर्शन की आवश्यकता वाले किसी भी गैर-मानक प्रोटोकॉल को लागू करना आवश्यक होता है। यदि वे आवश्यक हैं, तो आपको इसके लिए "फर्मवेयर" करना होगा। यह FPGA प्रोग्रामिंग के बारे में है और मैं विशेष रूप से बात करना चाहता हूं, बस एक ही उद्देश्य के लिए - सहायक चीजों के विकास के समय को कम करने के लिए।

पाठक को भ्रमित न करने के लिए, मैं एक फ्रेम में विचार तैयार करूंगा:

प्रत्येक परियोजना में FPGAs के लिए विकास का संचालन करना आवश्यक नहीं है। यदि लक्ष्य डिवाइस के साथ काम करने के लिए सीधे केंद्रीय प्रोसेसर से पर्याप्त बस नियंत्रक जुड़े हैं, तो आपको उनका उपयोग करना चाहिए।
FPGA ने गैर-मानक प्रोटोकॉल के कार्यान्वयन के लिए परिसर में जोड़ा।

कॉम्प्लेक्स के ब्लॉक आरेख

आइए कॉम्प्लेक्स के ब्लॉक आरेख को देखें



सर्किट के निचले भाग में एक "कैलकुलेटर" है। दरअसल, यह लिनक्स के साथ एक मानक पीसी है। डेवलपर्स सी, सी ++, पायथन, आदि में नियमित कार्यक्रम लिख सकते हैं, जिन्हें कंप्यूटर द्वारा निष्पादित किया जाएगा। ऊपरी दाहिने हिस्से में मानक टायर के मानक बंदरगाह हैं। बाईं ओर मानक उपकरणों के लिए एक स्विच है (एसपीआई फ्लैश, एसडी कार्ड और कई कम-वर्तमान ठोस-राज्य रिले, जो उदाहरण के लिए, बटन प्रेस अनुकरण कर सकते हैं)। और केंद्र में वह हिस्सा ठीक है, जिस काम के साथ लेखों की इस श्रृंखला में विचार करने की योजना है। इसका दिल एक FPGA श्रेणी का FPGA है, जिसमें से सीधी रेखाएँ निकलती हैं (इन्हें अंतर युग्म या साधारण असंबद्ध लाइनों के रूप में इस्तेमाल किया जा सकता है), GPIO लाइनों को एक विन्यास योग्य तर्क स्तर के साथ-साथ एक ULIPI चिप के माध्यम से कार्यान्वित USB 2.0 बस।

FPGA प्रोग्रामिंग दृष्टिकोण के बारे में परिचय की निरंतरता

FPGAs के लिए उच्च-प्रदर्शन नियंत्रण तर्क विकसित करते समय, आमतौर पर महामहिम एक राज्य मशीन द्वारा पहला वायलिन बजाया जाता है। यह मशीनों पर है कि उच्च गति को लागू करना संभव है, लेकिन जटिल तर्क। लेकिन दूसरी ओर, एक प्रोसेसर के लिए प्रोग्राम की तुलना में एक ऑटोमेटन को अधिक धीरे-धीरे विकसित किया जाता है, और इसका संशोधन एक और प्रक्रिया है। ऐसी प्रणालियाँ हैं जो मशीनों के विकास और रखरखाव को सरल बनाती हैं। उनमें से एक हमारी कंपनी द्वारा विकसित भी किया गया था, लेकिन फिर भी, किसी भी तरह के जटिल तर्क के लिए डिजाइन की प्रक्रिया तेज नहीं है। जब विकसित प्रणाली अंतिम उत्पाद है, तो यह एक अच्छी नियंत्रण मशीन तैयार करने, इसके कार्यान्वयन पर समय बिताने और तैयार करने के लिए समझ में आता है। लेकिन जैसा कि पहले ही उल्लेख किया गया है, रेड के लिए विकास एक सहायक काम है। यह प्रक्रिया को सुविधाजनक बनाने के लिए बनाया गया है, इसे जटिल नहीं। इसलिए, यह निर्णय लिया गया कि विकास स्वचालित नहीं होगा, बल्कि प्रोसेसर सिस्टम होगा।

लेकिन दूसरी ओर, हार्डवेयर विकसित करते समय, तिथि करने के लिए सबसे फैशनेबल विकल्प, एआरएम कोर के साथ FPGA को खारिज कर दिया गया था। सबसे पहले, कीमत कारणों के लिए। एक चक्रवात वी SoC- आधारित प्रोटोटाइप बोर्ड मध्यम रूप से महंगा है, लेकिन अजीब तरह से पर्याप्त है, एक अलग FPGA बहुत अधिक महंगा है। सबसे अधिक संभावना है, FPGA डेटा का उपयोग करने के लिए डेवलपर्स को लुभाने के लिए प्रोटोटाइपिंग बोर्डों की कीमत डंप की जाती है, और बोर्ड व्यक्तिगत रूप से बेचे जाते हैं। श्रृंखला को अलग-अलग चिप्स लेना होगा। लेकिन इसके अलावा, एक "दूसरा" भी है। दूसरे, जब मैं साइक्लोन वी SoC के साथ प्रयोग कर रहा था, तो यह पता चला कि यह प्रोसेसर सिस्टम ऐसा नहीं है और जब यह बंदरगाहों तक एकल पहुंच के लिए उत्पादक है। बैच - हाँ, वहाँ काम तेजी से है। और 925 मेगाहर्ट्ज के प्रोसेसर कोर की एक घड़ी आवृत्ति पर एकल एक्सेस के मामले में, आप कुछ मेगाहर्ट्ज़ की आवृत्ति पर बंदरगाहों तक पहुंच प्राप्त कर सकते हैं। सभी के लिए, मैं UART ब्लॉक के FIFO में डेटा दर्ज करने के मानक कार्य को कॉल करने का प्रस्ताव करता हूं, जो कतार के अतिप्रवाह की जांच करता है, लेकिन जब कतार स्पष्ट रूप से खाली होती है, तो इसे कॉल करना, अर्थात् संचालन में कुछ भी हस्तक्षेप नहीं करता है। मेरी उत्पादकता प्रति सेकंड एक लाख से पांच सौ हजार कॉल तक गई (बेशक, मेमोरी के साथ काम करना सामान्य गति से चला गया, सभी कैश को ट्यून किया गया था, यहां तक ​​कि फंक्शन वेरिएंट जो कि अतिप्रवाह के लिए एफआईएफओ की जांच नहीं करता था, तेजी से काम किया, बस चर्चा के तहत फ़ंक्शन को बहुतायत से मिलाया गया है बंदरगाहों से लिखना और पढ़ना)। यह फीफो है! वास्तव में, FIFO का आविष्कार वहां डेटा गिराने और भूलने के लिए किया गया था! जल्दी छोड़ो! और प्रदर्शन के साथ नहीं, 925 मेगाहर्ट्ज की प्रोसेसर आवृत्ति पर प्रति सेकंड एक मेगा-ऑपरेशन से कम ...

विलंबता को दोष देना है। प्रोसेसर कोर और उपकरण के बीच तीन पुलों या अधिक से स्थित है। इसके अलावा, बंदरगाहों तक पहुंच की गति संदर्भ पर निर्भर करती है (एक पंक्ति में कई रिकॉर्ड जल्दी जाएंगे, लेकिन पहले पढ़ने से प्रक्रिया बंद हो जाएगी जब तक कि कैश्ड डेटा पूरी तरह से अनलोड नहीं किया जाता है, एक पंक्ति में कई रिकॉर्ड भी धीमा हो जाएंगे, क्योंकि लेखन बफ़र्स समाप्त हो जाते हैं)। अंत में, डिबगिंग बफर में संचित निशानों की जांच से पता चला कि कॉर्टेक्स ए आर्किटेक्चर जटिल कैश सिस्टम के कारण एक अलग संख्या में घड़ी चक्र के लिए एक ही हिस्से को निष्पादित कर सकता है। संक्षेप में, इन सभी कारकों को देखते हुए (उपकरण के साथ काम करते समय मूल्य, प्रदर्शन में गिरावट, उपकरण तक पहुंच की गति की अस्थिरता, संदर्भ पर सामान्य निर्भरता), इस तरह की चिप को परिसर में नहीं लगाने का निर्णय लिया गया था।

सरू के पीएसओसी के साथ प्रयोगों से पता चला कि वहां कॉर्टेक्स एम कोर अधिक अनुमानित और दोहराए जाने वाले परिणाम देता है, लेकिन इन नियंत्रकों की तार्किक क्षमता और अधिकतम ऑपरेटिंग आवृत्ति तकनीकी विशिष्टताओं के अनुरूप नहीं थी, इसलिए उन्हें भी त्याग दिया गया था।

एक सस्ती ठेठ चक्रवात IV FPGA को स्थापित करने और एक संश्लेषित NIOS II प्रोसेसर कोर के उपयोग की सिफारिश करने का निर्णय लिया गया। खैर, और यदि आवश्यक हो - किसी भी अन्य तरीकों (स्वचालित मशीनों, कठिन तर्क, आदि) का उपयोग करके विकास का संचालन करने के लिए।

मैं अलग से उल्लेख करूंगा (और यहां तक ​​कि इस पैराग्राफ को उजागर करता हूं) कि परिसर का मुख्य प्रोसेसर x86 (x64) है। यह वह है जो सिस्टम का केंद्रीय प्रोसेसर है। यह उस पर है कि परिसर के मुख्य तर्क को निष्पादित किया जाता है। प्रोसेसर सिस्टम, जिस पर नीचे चर्चा की जाएगी, को केवल FPGA में "फ्लैश" किए गए उपकरणों के संचालन के तर्क प्रदान करने के लिए डिज़ाइन किया गया है। इसके अलावा, यह उपकरण केवल तभी बेचा जाता है जब डेवलपर्स के पास केंद्रीय प्रोसेसर से सीधे जुड़े पूर्णकालिक पूर्णकालिक मॉड्यूल नहीं होते हैं।

"फर्मवेयर" के विकास और डिबगिंग की प्रक्रिया

यदि रेड कॉम्प्लेक्स लिनक्स चल रहा है, तो इसका मतलब यह नहीं है कि इस ओएस में विकास किया जाना चाहिए। रेड एक दूरस्थ निष्पादक है, और विकास आपके कंप्यूटर पर किया जाना चाहिए, जो भी ओएस। जिसके पास लिनक्स है वह सभी आसान है, लेकिन जो विंडोज के लिए उपयोग किया जाता है (मैं 3.1 को बहुत नापसंद करता था, लेकिन मुझे काम करने के लिए मजबूर किया गया था, लेकिन कहीं-कहीं WIN95 OSR2 के समय तक मुझे इसकी आदत हो गई, और अब इससे निपटने के लिए बेकार है, यह स्वीकार करना आसान है) , वे इसमें विकास का नेतृत्व कर सकते हैं।

चूंकि मेरी लिनक्स के साथ दोस्ती नहीं हुई, इसलिए मैं इसके तहत पर्यावरण की स्थापना के लिए चरण-दर-चरण निर्देश नहीं दूंगा, लेकिन मैं खुद को सामान्य शब्दों में सीमित करूंगा। जो इस ओएस के साथ काम करता है, उसके लिए और बाकी के लिए पर्याप्त होगा ... मेरा विश्वास करो, सिस्टम एडमिनिस्ट्रेटर से संपर्क करना आसान है। अंत में, मैंने बस यही किया। लेकिन फिर भी।

आपको क्वार्टर प्राइम प्रोग्रामर और टूल्स को उसी संस्करण में डाउनलोड और इंस्टॉल करना चाहिए जैसा कि आपके विकास का वातावरण है। यदि संस्करण मेल नहीं खाते हैं, तो आश्चर्य हो सकता है। मैंने इस तथ्य को समझने के लिए पूरी शाम बिताई। इसलिए, केवल उसी संस्करण के उपकरण को डाउनलोड करें जैसे कि विकास का वातावरण।

स्थापना के बाद, उस निर्देशिका को दर्ज करें जहां प्रोग्राम स्थापित किया गया था, बिन उपनिर्देशिका। सामान्य तौर पर, सबसे महत्वपूर्ण फ़ाइल jtagconfig होनी चाहिए। यदि आप इसे तर्क के बिना चलाते हैं (वैसे, मैंने लगातार दर्ज करने की मांग की है ।/jtagconfig और केवल इतना ही), तो सिस्टम में उपलब्ध प्रोग्रामर और उनसे जुड़े FPGAs की एक सूची प्रदर्शित की जाएगी। एक USB विस्फ़ोटक होना चाहिए। और पहली समस्या जो सिस्टम फेंकता है वह यूएसबी के साथ काम करने के लिए पर्याप्त एक्सेस अधिकार नहीं है। सुडो का सहारा लिए बिना इसे कैसे हल किया जाए: यहां वर्णित है: radiotech.kz/threads/nastrojka-altera-usb-blaster-v-ubuntu-16-04.1244

लेकिन यहां प्रदर्शित उपकरणों की एक सूची है। अब आपको लिखना चाहिए:

./jtagconfig --enableremote <password> 

जिसके बाद सर्वर लॉन्च किया जाता है, नेटवर्क से कहीं से भी एक्सेस किया जा सकता है।

सब कुछ ठीक होगा, लेकिन सिस्टम फ़ायरवॉल किसी को भी इस सर्वर को देखने नहीं देगा। Google पर एक जांच से पता चला है कि प्रत्येक प्रकार के लिनक्स (जिनमें से कई हैं) फ़ायरवॉल में बंदरगाहों को अपने तरीके से खोलता है, और इतने सारे मंत्र डाले जाने चाहिए कि मैं प्रवेशकों से संपर्क करना पसंद करूं।
यह भी ध्यान देने योग्य है कि अगर ऑटोट्रॉन में jtagd पंजीकृत नहीं था, तो जब आप रिमोट एक्सेस खोलते हैं, तो आपको बताया जाएगा कि पासवर्ड सेट करना असंभव है। ऐसा होने से रोकने के लिए, jtagd को jtagconfig के माध्यम से शुरू नहीं करना चाहिए, बल्कि इससे पहले।

सामान्य तौर पर, शर्मिंदगी शर्मिंदगी पर होती है। मुझे सिर्फ थीसिस ठीक करने दें:

• आने वाला पोर्ट 1309 सिस्टम में खुला होना चाहिए। क्या प्रोटोकॉल, मुझे पूरी तरह से समझ में नहीं आया, विश्वसनीयता के लिए, आप टीसीपी और udp दोनों खोल सकते हैं;
• बिना किसी तर्क के jtagconfig शुरू करते समय, USB ब्लास्टर और उससे जुड़े FPGA को प्रदर्शित किया जाना चाहिए, न कि एक त्रुटि संदेश;
• दूरस्थ कार्य खोलने से पहले, पर्याप्त अधिकारों के साथ jtagd चलना चाहिए। यदि अपर्याप्त अधिकारों के साथ jtagd पहले ही लॉन्च हो चुका है, तो इसकी प्रक्रिया एक नई शुरुआत से पहले पूरी होनी चाहिए, अन्यथा एक नई शुरुआत नहीं होगी;
• वास्तव में रिमोट एक्सेस लाइन के साथ खोला जाता है

   jtagconfig --enableremote <password> 

बेशक, एक समान मार्ग जो GUI इंटरफ़ेस से होकर गुजरता है, लेकिन बैच में सब कुछ करना अधिक तर्कसंगत है। इसलिए, मैंने एक बैच संस्करण का वर्णन किया। जब ये सभी शोध पूर्ण हो चुके हैं (और सिस्टम प्रशासक ने उन्हें पूरा कर लिया है), हम अपने मशीन पर प्रोग्रामर लॉन्च करते हैं, हम उपकरण की कमी के बारे में एक संदेश देखते हैं। हार्डवेयर सेटअप पर क्लिक करें:


JTAG सेटिंग टैब पर जाएं और सर्वर जोड़ें पर क्लिक करें:


हम Redd का नेटवर्क पता दर्ज करते हैं (मेरे लिए यह 192.168.1.100 है) और पासवर्ड:


हम सुनिश्चित करते हैं कि कनेक्शन सफल रहा।

मैंने इसे प्राप्त करने के लिए तीन मई की छुट्टियां बिताईं, और फिर प्रशासकों ने सब कुछ तय किया।


हार्डवेयर सेटिंग टैब पर जाएं, ड्रॉप-डाउन सूची खोलें और वहां दूरस्थ प्रोग्रामर चुनें:


सब कुछ, अब इसका इस्तेमाल किया जा सकता है। स्टार्ट बटन को अनलॉक किया गया है।

पहला "फर्मवेयर"

तो ठीक है। लेख के लिए वास्तविक व्यावहारिक मूल्य है, आइए उपरोक्त विधियों का उपयोग करके किए गए सरलतम "फर्मवेयर" का विश्लेषण करें। सबसे सरल बात जो मैं वास्तव में परिसर के लिए लागू करने में कामयाब रहा, वह एसडीआरएएम चिप का परीक्षण है। यहाँ इस उदाहरण और अभ्यास पर।

SDRAM का समर्थन करने के लिए कई शौकिया कोर हैं, लेकिन वे सभी किसी न किसी तरह से मुश्किल हो जाते हैं। और सभी तरकीबों का हिसाब श्रम है। हम तैयार किए गए समाधानों का उपयोग करने की कोशिश करेंगे जिन्हें NIOS II कंप्यूटिंग सिस्टम में डाला जा सकता है, इसलिए हम मानक SDRAM कंट्रोलर कोर का उपयोग करेंगे। कोर खुद को एंबेडेड पेरिफेरल आईपी यूजर गाइड के दस्तावेज में वर्णित किया गया है, और विवरण में बहुत सारी जगह कोर घड़ी के सापेक्ष एसडीआरएएम के लिए घड़ी की पारी के लिए समर्पित है। जटिल सैद्धांतिक गणना और सूत्र दिए गए हैं, लेकिन क्या करना है विशेष रूप से रिपोर्ट नहीं किया गया है। दस्तावेज़ में क्या पाया जा सकता है वेरिलॉग डिज़ाइन्स के साथ एल्टर के डीई बोर्ड पर एसडीआरएएम का उपयोग करना । विश्लेषण के दौरान, मैं इस दस्तावेज़ से ज्ञान लागू करूंगा।

मैं क्वार्टस प्राइम 17.0 के मुफ्त संस्करण में विकसित हो रहा हूं। मैं इस पर ध्यान केंद्रित करता हूं, क्योंकि विधानसभा के दौरान, वे मुझे बताते हैं कि भविष्य में, एसडीआरएएम नियंत्रक के कोर को मुफ्त संस्करण से बाहर कर दिया जाएगा। यदि यह आपके विकास के वातावरण में पहले से ही हुआ है, तो कोई भी मुफ्त 17 वें संस्करण को डाउनलोड करने और वर्चुअल मशीन पर स्थापित करने के लिए परेशान नहीं करता है। मुख्य कार्य जहां भी आप करने के लिए उपयोग किया जाता है, और एसडीआरएएम के साथ रेड के लिए फर्मवेयर 17 वें संस्करण में है। ठीक है, अगर आप मुफ्त विकल्पों का उपयोग करते हैं। किसी ने भी इसे भुगतान करने वालों से बाहर फेंकने की धमकी नहीं दी। लेकिन मैं विचलित था। एक नया प्रोजेक्ट बनाएं:


इसे SDRAM_DEMO कहते हैं। नाम याद किया जाना चाहिए: मैं सुपरफास्ट विकास को अंजाम देने जा रहा हूं, इसलिए प्रोसेसर सिस्टम खुद को किसी भी वेरिलॉग-परतों के बिना शीर्ष स्तर पर होना चाहिए। और ऐसा होने के लिए, प्रोसेसर सिस्टम का नाम प्रोजेक्ट के नाम से मेल खाना चाहिए। इसलिए इसे याद रखें।


कुछ चरणों में डिफ़ॉल्ट मानों से सहमत होकर, हम एक क्रिस्टल की पसंद पर आते हैं। हम परिसर में उपयोग किए गए EP4CE10E22C7 का चयन करते हैं।


अगले चरण में, आदत से बाहर, मैं मॉडलसिम-एल्टेरा में मॉडलिंग का चयन करता हूं। आज हम कुछ भी मॉडल नहीं करेंगे, लेकिन सब कुछ काम में आ सकता है। ऐसी आदत विकसित करना और उसका पालन करना बेहतर है:


प्रोजेक्ट बना है। प्रोसेसर सिस्टम के निर्माण पर तुरंत जाएं (उपकरण-> प्लेटफ़ॉर्म डिज़ाइनर):


हमने एक प्रणाली बनाई है जिसमें एक घड़ी और रीसेट मॉड्यूल है:


लेकिन जैसा कि मैंने पहले ही उल्लेख किया है, एसडीआरएएम कोर के लिए विशेष क्लॉकिंग की आवश्यकता है। इसलिए, मानक मॉड्यूल को बेरहमी से फेंक दिया जाता है


और इसके बजाय, DE-Series बोर्ड्स ब्लॉक के लिए यूनिवर्सिटी प्रोग्राम-> सिस्टम और SDRAM क्लॉक जोड़ें:


गुणों में, DE0-Nano का चयन करें, क्योंकि SDRAM स्विचिंग सर्किट की प्रेरणा इस ब्रेडबोर्ड से ली गई थी:


हम अपने प्रोसेसर सिस्टम को सामान करना शुरू करते हैं। बेशक, इसे जोड़ने वाली पहली चीज खुद प्रोसेसर कोर है। इसे प्रोसेसर और पेरीफेरल होने दें-> एंबेडेड प्रोसेसर-> एनआईओएस II प्रोसेसर।


उसके लिए, हम अभी तक कोई गुण नहीं भरते हैं। बस समाप्त पर क्लिक करें, भले ही हमने त्रुटि संदेशों की एक श्रृंखला बनाई हो। अब तक, कोई उपकरण नहीं है जो इन त्रुटियों को समाप्त करेगा।

अब वास्तविक SDRAM जोड़ें। मेमोरी इंटरफेस और कंट्रोलर-> एसडीआरएएम-> एसडीआरएएम नियंत्रक।


यहां हमें संपत्तियों को भरने के लिए रोकना होगा। सूची से संगठन में समान निकटतम माइक्रो-सर्किट का चयन करें और Apppy पर क्लिक करें। इसके गुण फ़ील्ड में आते हैं मेमोरी प्रोफ़ाइल:


अब हम डेटा बस की चौड़ाई को 16, पते की संख्या को 13 और कॉलम को 9 तक बदलते हैं।


मैं अभी समय को ठीक नहीं कर रहा हूं, शायद भविष्य में यह सिफारिश बदल दी जाएगी।
प्रोसेसर सिस्टम से तात्पर्य एक प्रोग्राम से है। कार्यक्रम को कहीं संग्रहीत किया जाना चाहिए। हम एसडीआरएएम चिप का परीक्षण करेंगे। फिलहाल, हम उस पर भरोसा नहीं कर सकते। इसलिए, प्रोग्राम को स्टोर करने के लिए, ब्लॉक रैम एफपीजीए पर आधारित मेमोरी जोड़ें। बेसिक फंक्शन्स-> ऑन चिप मेमोरी-> ऑन-चिप मेमोरी (रैम या रोम):


वॉल्यूम ... खैर, इसे 32 किलोबाइट होने दें।


यह मेमोरी कहीं से लोड हो रही होगी। ऐसा होने के लिए, गैर-डिफ़ॉल्ट इनिशियलाइज़ेशन फ़ाइल सक्षम करें चेक करें और कुछ सार्थक फ़ाइल नाम दर्ज करें। मान लीजिए फर्मवेयर।


लेख पहले से ही जटिल है, इसलिए हमने इसे अधिभार नहीं दिया है। हम परीक्षण का भौतिक परिणाम PASS / FAIL लाइनों के रूप में तैयार करेंगे (और हम अपने पसंदीदा JTAG डीबगिंग के साथ तार्किक परिणाम देखेंगे)। ऐसा करने के लिए, GPIO पोर्ट जोड़ें। प्रोसेसर और परिधीय-> परिधीय-> PIO (समानांतर IO):


गुणों में हम 2 बिट सेट करते हैं, मुझे बिट्स के व्यक्तिगत नियंत्रण के लिए बॉक्स की जांच करना भी पसंद है। साथ ही सिर्फ एक आदत।


त्रुटियों की एक गुच्छा के साथ हमें ऐसी प्रणाली मिली:


हम उन्हें खत्म करने लगते हैं। शुरू करने के लिए, हम घड़ी को तोड़ देंगे और रीसेट करेंगे। घड़ी और रीसेट इकाई में, इनपुट को बाहर फेंकना होगा। ऐसा करने के लिए, ऐसे फ़ील्ड हैं जो कहते हैं "निर्यात करने के लिए डबल-क्लिक करें":


हम क्लिक करते हैं, लेकिन कम या ज्यादा नाम देते हैं।


आपको एसडीआरएएम घड़ी आउटपुट को भी फेंकना होगा:


अब हम sys_clk को सभी घड़ी इनपुट्स में विभाजित करते हैं, और रीसेट_स्रोत को सभी रीसेट लाइनों में बदल देते हैं। आप "माउस" के साथ संबंधित पंक्तियों को जोड़ने वाले बिंदुओं को धीरे से मार सकते हैं, या आप संबंधित निकास पर जा सकते हैं, दाएं माउस बटन दबा सकते हैं, और फिर ड्रॉप-डाउन मेनू में कनेक्शन सबमेनू पर जा सकते हैं और वहां कनेक्शन का चयन कर सकते हैं।




फिर हम टायर को एक साथ जोड़ते हैं। हम डेटा मास्टर को सभी डिवाइसों के सभी बसों से जोड़ते हैं, और निर्देश मास्टर - लगभग सभी के लिए। इसे PIO_0 बस से जोड़ने की आवश्यकता नहीं है। वहां से, निर्देश निश्चित रूप से पढ़ा नहीं जाएगा।


अब आप पता संघर्षों को हल कर सकते हैं। ऐसा करने के लिए, मेनू आइटम का चयन करें सिस्टम-> आधार पते निर्दिष्ट करें:


और जब हमें पते मिले, तो हम वैक्टर भी सौंप सकते हैं। ऐसा करने के लिए, प्रोसेसर कोर के गुणों पर जाएं (इसे इंगित करें, दाएं माउस बटन दबाएं और संपादन मेनू आइटम का चयन करें) और वहां ओनचिप मेमोरी पर वैक्टर को कॉन्फ़िगर करें। बस ड्रॉप-डाउन सूचियों में इस प्रकार की मेमोरी का चयन करें, संख्याओं को स्वयं प्रतिस्थापित किया जाएगा।


कोई त्रुटि नहीं छोड़ी। लेकिन दो चेतावनी बनी हुई है। मैं SDRAM और PIO लाइनों का निर्यात करना भूल गया।


जैसा कि हमने पहले ही रीसेट और क्लॉक ब्लॉक के लिए किया था, आवश्यक पैरों पर डबल-क्लिक करें और उन्हें सबसे छोटा (लेकिन समझने योग्य) नाम दें:


सब कुछ, कोई और त्रुटि या चेतावनी नहीं है। सिस्टम को सहेजें। इसके अलावा, नाम को परियोजना के नाम से मेल खाना चाहिए ताकि प्रोसेसर प्रणाली परियोजना में शीर्ष स्तर का एक तत्व बन जाए। क्या हम इसे क्या भूल गए हैं?




खैर, हम सबसे महत्वपूर्ण बटन दबाते हैं - एचडीएल उत्पन्न करते हैं।


सब कुछ, प्रोसेसर भाग बनाया जाता है। समाप्त पर क्लिक करें। हमें याद दिलाया जाता है कि इस प्रोसेसर सिस्टम को प्रोजेक्ट में जोड़ना अच्छा होगा:


जोड़ना:


और वहां, Add बटन का उपयोग करके, हम निम्नलिखित चित्र प्राप्त करते हैं:


SIP फ़ाइल अभी तक नहीं बनाई गई है। हां, और हमें इस लेख के ढांचे में इसकी आवश्यकता नहीं है।

Ufff। पहला कदम उठाया गया है। हम प्रोजेक्ट का मसौदा तैयार करते हैं ताकि सिस्टम को प्रोजेक्ट पदानुक्रम और उपयोग किए गए पैरों का पता चल सके। संकलन त्रुटियां डरावनी नहीं हैं। बस पर्यावरण के मुक्त संस्करण में, गुठली बनाई गई थी जो केवल JTAG एडाप्टर से जुड़े होने पर काम करती है। लेकिन रेड कॉम्प्लेक्स में, यह हमेशा जुड़ा हुआ है, क्योंकि यह एक आम बोर्ड पर तलाकशुदा है, यानी हमें डरने की कोई बात नहीं है। इसलिए हम इन त्रुटियों को अनदेखा करते हैं।


अब वापस एसडीआरएएम कर्नेल के विवरण पर जाएं। यह कहता है कि CKE लाइन का उपयोग नहीं किया गया है और यह हमेशा इकाई से जुड़ा होता है। वास्तव में, परिसर के ढांचे के भीतर, FPGA पैर महंगे नहीं हैं, लेकिन एक कीमती संसाधन हैं। और यह पैर फैलाने के लिए मूर्खता होगी, जो हमेशा इकाई में होता है (और DE0-NANO बोर्ड पर यह भी तलाकशुदा नहीं है)। एक वेरिलोग-लेयर होगा, इसी श्रृंखला को वहां काटा जा सकता है, लेकिन मैं समय बचाता हूं (पहले से ही प्राप्त दस्तावेज की मात्रा को देखते हुए, नर्वस हँसी, लेकिन बचत के बिना यह और भी अधिक हो जाता है)। इसलिए, कोई परत नहीं है। कैसे हो? असाइनमेंट एडिटर पर जाएं। यह इसमें है, चूंकि पिन प्लानर, विवरणों को देखते हुए, समान कार्यक्षमता नहीं है।


अभी भी कोई लाइन नहीं है। सब ठीक है। एक नया बनाएँ


हम निम्नलिखित आइकन का चयन करते हैं:


हमारे द्वारा सेट की गई खोज प्रणाली में, सूची पर क्लिक करें और खोज परिणामों में हम अपना CKE पाते हैं:


इसे दाहिने कॉलम में जोड़ें, ठीक पर क्लिक करें।


हमें निम्न सूची मिलती है:


पीले क्षेत्र में, ड्रॉप-डाउन सूची पर क्लिक करें और वर्चुअल पिन ढूंढें। हम चुनते हैं। पीलापन दूसरे सेल में चला गया:


वहां हम चयन करते हैं:


सारा पीलापन दूर हो गया है। और श्रृंखला को अब आभासी के रूप में चिह्नित किया गया है, जिसका अर्थ है कि इसे एक भौतिक पैर की आवश्यकता नहीं है। इसलिए, हम इसे FPGA के भौतिक निष्कर्ष के लिए निर्दिष्ट नहीं कर सकते। असाइनमेंट संपादक बंद करें, पिन प्लानर खोलें। आप पैरों को निर्दिष्ट कर सकते हैं, आकृति का उल्लेख करते हुए, या आप * .qsf फ़ाइल से सूची ले सकते हैं, जो परियोजना का हिस्सा है, जिसे मैं लेख में संलग्न करूंगा।



यही है, करीब पिन प्लानर, हम परियोजना का अंतिम संकलन करते हैं। हार्डवेयर तैयार है, हम परिणामस्वरूप प्रोसेसर सिस्टम के लिए सॉफ्टवेयर के विकास के लिए आगे बढ़ते हैं। लेकिन लेख इतना विशाल निकला कि हम इसे अगली बार करेंगे ।