वेरिलोग पर डीडीएस सिंथेसाइज़र

इस पोस्ट में मैं साझा करूंगा कि कैसे मैंने वेरिलॉग पर एक डीडीएस सिंथेसाइज़र लिखना समझा। यह एक sinusoidal दोलन उत्पन्न करने के लिए उपयोग किया जाएगा, आवृत्ति और प्रारंभिक चरण जिनमें से 8-बिट एकध्रुवीय DAC के साथ उपयोग के लिए समायोजित और गणना की जा सकती है। कैसे काम करता है सिंथेसाइज़र जर्नल अवयव और प्रौद्योगिकी में एक लेख में अच्छी तरह से लिखा गया है। साइन टेबल की प्रयुक्त मेमोरी की मात्रा को कम करने के लिए, समरूपता का उपयोग किया जाता है।

लिनक्स के तहत संकलन के लिए मैंने Iverilog का उपयोग किया, और GTKWave को प्रदर्शित करने के लिए। सुविधा के लिए, एक साधारण मेकफाइल लिखा गया था, शायद यह किसी के काम आएगा। प्रारंभ में, iverilog संकलक का उपयोग करके, हमें tb.out फ़ाइल मिलती है, और फिर इसे vvp सिम्युलेटर पर भेजते हैं, जो कि iverilog के साथ स्थापित है। परिणामस्वरूप, vvp बाहर उत्पन्न करेगा। LCD, जिसमें परियोजना में उपयोग किए जाने वाले सभी चर (सिग्नल) शामिल हैं। प्रदर्शन लक्ष्य, उपरोक्त के अलावा, एक चर फ़ाइल के साथ GTKWave को लॉन्च करेगा और आप संकेतों की तरंगों को देख सकते हैं।

SRC = nco.v TB = nco_tb.v all: iverilog -o tb.out $(TB) vvp -lxt tb.out check: iverilog -v $(TB) display: iverilog -o tb.out $(TB) vvp -lxt tb.out gtkwave out.vcd & clean: rm -rf *.out *.vcd *.vvp 

सबसे पहले, आपको भविष्य की साइन की एक तालिका को स्मृति में रखने की आवश्यकता है, क्योंकि मैंने एक साधारण पायथन स्क्रिप्ट लिखी थी जो साइन अवधि के एक चौथाई को 64 अंकों में तोड़ देती है और इसे एक प्रारूप में उत्पन्न करती है जिसे तब स्रोत कोड में कॉपी किया जा सकता है। चूंकि मैंने 8 बिट्स से अधिक की बिट क्षमता के साथ एक बाहरी एकध्रुवीय डीएसी के लिए DDS के कार्यान्वयन की कल्पना की थी, साइन का आयाम 0 से 256 की सीमा में होना चाहिए, जहां नकारात्मक अर्ध-अवधि 0 से 127 की सीमा में है, और 128 में सकारात्मक आधा ... 255 । इस संबंध में, प्राप्त साइन मान (0 से पीआई / 4 तक) को 127 से गुणा किया जाता है, और फिर 127 को उनके साथ जोड़ा जाता है। परिणामस्वरूप, अवधि के पहले त्रैमासिक के मान प्राप्त होते हैं, जिसका आयाम 128 या 256 है।

मैं इस तथ्य पर ध्यान आकर्षित करता हूं कि इस गठन के साथ, डीएसी के उत्पादन में साइन में एक निरंतर घटक होगा। इसे हटाने के लिए, संधारित्र के माध्यम से इसे पारित करना आवश्यक है।

 import numpy as np x=np.linspace(0,np.pi/2,64) print(np.sin(x)) y=127*np.sin(x) print(len(y)) print(y) z=[] i = 0 for elem in y: if int(elem)<=16: print("lut[%d] = 7'h0%X;" % (i, int(elem))) else: print("lut[%d] = 7'h%X;" % (i, int(elem))) z.append(hex(int(elem))) i = i + 1 

चूँकि साइन फंक्शन सममित (विषम) होता है, आप पहला समरूपता पाप (x) = - पाप (pi + x) पा सकते हैं। दूसरी समरूपता को इस तथ्य की विशेषता है कि अवधि के एक चौथाई के लिए एक तालिका होने पर, दूसरी तिमाही को रिवर्स ऑर्डर में तालिका के माध्यम से प्राप्त किया जा सकता है (चूंकि पहली छमाही पर साइन पहले बढ़ता है, फिर घटता है)।

हम एक साइन बनाते हैं

डीडीएस सिंथेसाइज़र का थोक एक चरण बैटरी है। संक्षेप में, यह लुक अप टेबल (LUT) से एक तत्व का सूचकांक है। घड़ी संकेत की प्रत्येक अवधि के लिए, इसमें मूल्य एक निश्चित मूल्य से बढ़ता है, परिणामस्वरूप, आउटपुट पर एक साइन प्राप्त होता है। आउटपुट सिग्नल की आवृत्ति चरण संचायक के वेतन वृद्धि पर निर्भर करेगी - यह जितना बड़ा होगा, आवृत्ति उतनी ही अधिक होगी। हालाँकि, Kotelnikov मानदंड के अनुसार, नमूना आवृत्ति सिग्नल आवृत्ति (स्पेक्ट्रम को सुपरइम्पोज़ करने के प्रभाव से बचने के लिए) से कम से कम 2 गुना होनी चाहिए, इसलिए अधिकतम वेतन वृद्धि पर सीमा आधा चरण संचायक है। सामान्य तौर पर, इंजीनियरिंग मानदंड सिग्नल आवृत्ति का नमूनाकरण आवृत्ति = 2.2 है, इसलिए, इसे चरम सीमा पर नहीं ले जाने का फैसला किया है, मैंने एक और बिट को हटा दिया है, जिससे 6 बिट्स को 8-बिट चरण की बैटरी के साथ बढ़ा दिया गया है, (हालांकि साइन पहले से ही ग्रेलाइट है)।

उपयोग की गई समरूपता के कारण, 2 ^ 6 = 64 के निचले 6 बिट्स को सीधे सूचकांक नमूने के लिए उपयोग किया जाएगा। उच्च 2 बिट्स का उपयोग साइन पीढ़ी की एक चौथाई अवधि की पहचान करने के लिए किया जाता है और, तदनुसार, तालिका ट्रैवर्सल की दिशा बदल जाती है। आपको कुछ इसी तरह मिलना चाहिए:

 module nco(clk, rst, out ); input clk, rst; output reg [7:0] out; reg [5:0] phase_inc = 6'h1; reg [7:0] phase_acc = 0; parameter LUT_SIZE = 64; reg [6:0] lut [0:LUT_SIZE-1]; always @(posedge clk) begin if (rst) begin phase_inc = 6'h1; phase_acc = 0; out = 0; lut[0] = 7'h00; //     lut[63] = 7'h7F; end else begin //      1    if (phase_acc[7:6] == 2'b00) begin //        LUT out <= {1'b1,lut[phase_acc[5:0]]}; end if (phase_acc[7:6] == 2'b01) begin out <= {1'b1,lut[~phase_acc[5:0]]}; end if (phase_acc[7:6] == 2'b10) begin out <= {1'b0,~lut[phase_acc[5:0]]}; end if (phase_acc[7:6] == 2'b11) begin out <= {1'b0,~lut[~phase_acc[5:0]]}; end phase_acc <= phase_acc + {2'b0,phase_inc}; end end endmodule 

रीसेट करते समय, हम शून्य के साथ सब कुछ शुरू करते हैं, चरण वृद्धि मूल्य को छोड़कर, हम इसे एक पर सेट करते हैं। कोड के संश्लेषण को संरक्षित करने के लिए, तालिका को रीसेट के दौरान मूल्यों से भी भरा जाएगा। एक वास्तविक परियोजना में, इस तरह के उद्देश्यों के लिए FPGA में निर्मित ब्लॉक मेमोरी का उपयोग करने और इसके लिए एक अलग कॉन्फ़िगरेशन फ़ाइल बनाने की सलाह दी जाती है, और प्रोजेक्ट में ही आईपी कोर का उपयोग करें।

समरूपता कैसे काम करती है, इस पर थोड़ा स्पष्टीकरण। प्रत्येक चक्र में, यह जाँच की जाती है (2 सबसे महत्वपूर्ण बिट्स पर) जिसमें वर्तमान में चरण संचायक स्थित है। यदि उच्चतम = 00 है, तो उच्चतम अंक में आउटपुट 1 है (सकारात्मक अर्ध-लहर के लिए जिम्मेदार), निचले वाले में - सूचकांक के अनुसार LUT से मूल्य। चरण संचयकर्ता का मान 63 से अधिक होने के बाद (पहली तिमाही बीत जाएगी), 01 उच्च बिट्स में दिखाई देगा, और निचले वाले फिर से शून्य से भर जाएंगे।

LUT को रिवर्स ऑर्डर में पास करने के लिए, यह चरण संचायक के कम से कम महत्वपूर्ण बिट्स को उल्टा करने के लिए पर्याप्त है (यह प्रत्येक घड़ी चक्र के लिए बढ़ता रहेगा, और इसका उलटा मूल्य घट जाएगा)।

नेगेटिव हाफ-वेव बनाने के लिए, हम 0. लिखते हैं। आउटपुट के ऊपरी बिट में, हमें अब साइन टेबल से वैल्यू को खुद ही निकालना होगा। यहाँ मुद्दा यह है कि आपको साइन की तिमाही की एक मिरर कॉपी प्राप्त करने की आवश्यकता है, और यदि ऐसा नहीं किया जाता है, तो आपको पहले क्वार्टर की तरह ही तस्वीर मिलती है, लेकिन 127 नीचे आ जाती है। आप कोड में उलटा हटाकर इसे सत्यापित कर सकते हैं।

हम आवृत्ति और प्रारंभिक चरण बदलते हैं

जैसा कि पहले ही ऊपर वर्णित है, आवृत्ति को बदलने के लिए, चरण वृद्धि के मूल्य को बदलना आवश्यक है। नए इनपुट दिखाई देंगे:

 input [5:0] freq_res; input [7:0] phase; 

चरण वृद्धि के मूल्य को बदलने के लिए, हम इसे प्रत्येक चक्र पर स्नैप करते हैं:

 always @(posedge clk) begin if (rst) begin //... end else begin //... phase_inc <= freq_res; end end 

प्रारंभिक चरण के साथ, सब कुछ इतना सरल नहीं है। आपको पहले इसे इंटरमीडिएट रजिस्टर में लिखना होगा, और चरण संचयकर्ता को इस मान से भरना होगा, यदि इनपुट पर प्रारंभिक चरण का मूल्य पहले से संग्रहीत एक के साथ मेल नहीं खाता है। यह दौड़ की स्थिति से संबंधित एक और महत्वपूर्ण बिंदु उठाता है। हमारे पास पहले से ही एक जगह है जहां हम रजिस्टर में phase_acc लिखते हैं। आप एक ही समय में कई स्थानों पर रिकॉर्ड नहीं कर सकते, क्योंकि जो डेटा पहले आया था, वह रिकॉर्ड किया जाएगा। इसलिए, डिजाइन इस तरह दिखेगा:

 reg change_phase = 0; //     //     (  ) //     : prev_phase <= phase; if (phase != prev_phase) begin //       change_phase <= 1'b1; end if (change_phase) begin //        phase_acc <= prev_phase; change_phase <= 1'b0; end else begin //           phase_acc <= phase_acc + {2'b0,phase_inc}; end 

testbench

Iverilog और GTKWave के टेस्टबेंच कोड में कुछ डिज़ाइन (एक डॉलर चिह्न के साथ) हैं जो सामान्य ISE डिज़ाइन सूट या क्वार्टस में उपयोग नहीं किए जाते हैं। उनका अर्थ मॉनिटर किए गए संकेतों को चुनने और उन्हें एक फ़ाइल में लोड करने के लिए उबलता है, ताकि उन्हें फिर सिम्युलेटर में स्थानांतरित किया जा सके। परीक्षण बेंच का कार्य स्वयं तुच्छ है - हम एक रीसेट करते हैं, आवृत्ति / प्रारंभिक चरण निर्धारित करते हैं और थोड़ी देर प्रतीक्षा करते हैं।

 `include "nco.v" `timescale 1ns / 1ps module nco_tb; reg clk = 0, rst = 0; reg [7:0] phase = 0; reg [5:0] freq_res; wire [7:0] out; nco nco_inst ( .clk(clk), .rst(rst), .phase(phase), .freq_res(freq_res), .out(out) ); always #2 clk <= ~clk; initial begin $dumpfile("out.vcd"); $dumpvars(0, nco_tb); //$monitor("time =%4d out=%h",$time,out); rst = 1'b1; freq_res = 1; #8 rst = 1'b0; #300 phase = 8'b00100011; #300 phase = 8'b00001111; #1200 freq_res = 6'b111101; #1200 freq_res = 6'b001111; #1200 freq_res = 6'b011111; #400 phase = 8'b00010011; #1200 $finish; end endmodule 

चार्टिंग समय

आउटपुट पर, हम टेस्टबैंक में सेट किए गए समय बिंदुओं पर बदलते आवृत्ति और प्रारंभिक चरण के साथ साइन के समान कुछ प्राप्त करते हैं। यह ध्यान देने योग्य है कि बढ़ती आवृत्ति के साथ, इसके साथ रिज़ॉल्यूशन (प्रति अवधि नमूनों की संख्या) क्रमशः कम हो जाती है, सिंथेसाइज़र घड़ी की आवृत्ति और इसके LUT आकार शुद्ध साइन को पुन: उत्पन्न करने में एक निर्णायक भूमिका निभाते हैं (अधिक आदर्श अपने आदर्श के करीब पहुंचता है, जिसके परिणामस्वरूप स्पेक्ट्रम में कम पक्ष घटक होते हैं। संकेत और शिखर पहले से ही उत्पन्न आवृत्ति पर होगा)।

यह देखा जा सकता है कि दूसरी आवृत्ति के साथ एक संकेत पहले से ही अन्य लोगों की तरह एक चिकनी नहीं है। आइए एक नज़र डालें।

यह देखा जा सकता है कि यह अभी भी साइन के समान है, इस तरह का संकेत एंटी-अलियासिंग फिल्टर (लो-पास फिल्टर) के माध्यम से पारित होने के बाद परिणाम और भी बेहतर हो जाएगा।

परियोजना के स्रोत यहां उपलब्ध हैं ।

सूत्रों का कहना है

• डीडीएस सिंथेसाइज़र कैसे काम करता है
• इकारस वेरिलॉग वेबसाइट