📄 🏛️ 🐶 चिप पैकेजिंग के लिए नई इंटेल टेक्नोलॉजीज 🍄 ♂️ 🚟

चिप पैकेजिंग एक महत्वपूर्ण भूमिका निभाता है, यद्यपि इलेक्ट्रॉनिक्स विनिर्माण में भूमिका ध्यान देने योग्य नहीं है। प्रोसेसर और मदरबोर्ड के बीच भौतिक इंटरफ़ेस होने के नाते, पैकेजिंग विद्युत संकेतों और शक्ति के लिए ट्रांसमिशन लिंक है। प्रोसेसर के लिए आवश्यकताएं जितनी अधिक होंगी, पैकेजिंग समस्या उतनी ही कठिन हो जाएगी।
इस लेख में हम संक्षेप में इस महीने में प्रस्तुत नवीनतम पैकेजिंग प्रौद्योगिकियों के बारे में बात करेंगे और ~~स्लाइड्स की~~ छोटी प्रस्तुति वीडियो दिखाएंगे।

इसलिए, प्रोसेसर बनाने की प्रक्रिया में पैकेजिंग केवल अंतिम चरण नहीं है - यह नवाचार की वस्तुओं में से एक है। उन्नत पैकेजिंग तकनीक आपको विभिन्न तकनीकों का उपयोग करके बनाए गए विषम कंप्यूटिंग तत्वों को संयोजित करने की अनुमति देती है, जबकि प्रदर्शन एकल-चिप सिस्टम के स्तर पर रहता है, और इसका आकार बहुत बड़ा है। ये प्रौद्योगिकियां नाटकीय रूप से पूरे सिस्टम आर्किटेक्चर को बदल देती हैं, जिससे इसका प्रदर्शन और दक्षता बढ़ जाती है।

ये पैकेजिंग नवाचार हैं जो इंटेल ने जुलाई में सैन फ्रांसिस्को में SEMICON पश्चिम सम्मेलन में दुनिया को बताया था।

सह EMIB। इंटेल ईएमआईबी और फेवरोस प्रौद्योगिकियां कम बिजली की खपत के साथ उच्च थ्रूपुट प्रदान करने के लिए उच्च घनत्व वाले इंटरकनेक्ट का उपयोग करती हैं; इस तरह, उच्च I / O घनत्व प्राप्त किया जाता है।

EMIB और Foveros के बारे में Spoiler

एंबेडेड मल्टी-डाई इंटरकनेक्ट ब्रिज (EMIB) तकनीक आपको एक उत्पाद में विभिन्न तकनीकी प्रक्रियाओं से बने ब्लॉकों को संयोजित करने की अनुमति देती है। ईएमआईबी के मामले में, एसओसी संरचना एक सब्सट्रेट (इंटरपोज़र) के उपयोग के लिए प्रदान नहीं करती है। इसका उपयोग करते समय, SoC मॉड्यूल सिलिकॉन पुलों को जोड़ते हैं, जो आपको केवल उच्च घनत्व वाले क्रिस्टल-क्रिस्टल यौगिक बनाने की अनुमति देता है जहां आवश्यक हो।

Intel Foveros उद्योग की पहली वॉल्यूमेट्रिक लॉजिक एरे तकनीक है। यह निष्क्रिय बैकप्लेन के साथ समान प्रौद्योगिकी की तुलना में अधिक लचीलापन प्रदान करता है। सिंगल-केस सिस्टम को बड़ी संख्या में ब्लॉक में विभाजित किया जा सकता है, जो बेस चिप के ऊपर एक दूसरी परत में स्थित होते हैं, जिस पर इनपुट-आउटपुट ब्लॉक, SRAM और पावर सप्लाई सर्किट बनते हैं।

Co-EMIB एकल चिप प्रणाली के प्रदर्शन के साथ दो या दो से अधिक Foveros तत्वों के परस्पर संबंध की अनुमति देता है। प्रतिस्पर्धी प्रौद्योगिकियों के विपरीत, Co-EMIB के लिए एक अतिरिक्त बॉन्डिंग चिप की आवश्यकता नहीं है।

ODI (ओमनी-दिशात्मक इंटरकनेक्ट) पैकेजिंग तत्वों के बीच संचार में और भी अधिक लचीलापन प्रदान करता है। मुख्य चिप उसी तरह से अन्य शिष्यों के साथ बातचीत कर सकता है जैसे कि EMIB का उपयोग करते समय। अंतरायन सिलिकॉन संक्रमण के माध्यम से लंबवत रूप से भी हो सकता है - नीचे के आधार क्रिस्टल के साथ-सिलिकॉन-वायस (टीएसवी) के रूप में, फेवरोस में। आधार से ऊपरी क्रिस्टल तक ऊर्जा पहुंचाने के लिए ODI बड़े ऊर्ध्वाधर जंपर्स का उपयोग करता है। बड़े TSV का प्रतिरोध कम होता है, जिससे अधिक विश्वसनीय बिजली आपूर्ति और कम विलंबता होती है। इसके अलावा, यह दृष्टिकोण आवश्यक TSV की संख्या को कम करता है, सक्रिय तत्वों के लिए स्थान खाली करता है और पैकेजिंग स्थान को बचाता है।

MDIO (मल्टी-डाई आई / ओ) , क्रिस्टल के बीच एक इंटरफ़ेस, उन्नत इंटरफ़ेस बस (AIB) पर आधारित है। यह तकनीक आपको सिस्टम डिज़ाइन के लिए एक मॉड्यूलर दृष्टिकोण लागू करने की अनुमति देती है, जिसमें बौद्धिक संपदा के चिपसेट पुस्तकालयों को शामिल किया गया है। एमडीआईओ बेहतर ऊर्जा दक्षता के साथ-साथ प्रति पिन और बैंडविड्थ घनत्व को दोगुना गति प्रदान करता है। नीचे दी गई सारणी MDIO की पिछली तकनीक और TSMC के एक प्रतियोगी से तुलना करती है।

इन तकनीकों का एक साथ उपयोग किया जा सकता है। हम उन्हें इंटेल SoC की अगली पीढ़ियों में देखेंगे।

चिप पैकेजिंग के लिए नई इंटेल टेक्नोलॉजीज

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