प्रारंभ में, मैंने यह दस्तावेज़ कई साल पहले लिखा था, एआरएम में एक निष्पादन कोर सत्यापन इंजीनियर के रूप में। बेशक, मेरी राय विभिन्न प्रोसेसर के कार्यकारी कोर के साथ गहराई से काम से प्रभावित थी। तो यह एक छूट के लिए करते हैं, कृपया: शायद मैं बहुत स्पष्ट हूँ।

हालांकि, मेरा अब भी मानना ​​है कि आरआईएससी-वी के निर्माता बहुत बेहतर कर सकते हैं। दूसरी ओर, अगर मैंने आज 32-बिट या 64-बिट प्रोसेसर डिजाइन किया होता, तो मैं शायद मौजूदा टूल्स का फायदा उठाने के लिए सिर्फ इतना ही आर्किटेक्चर लागू करता।

आलेख ने मूल रूप से RISC-V 2.0 निर्देश सेट का वर्णन किया है। संस्करण 2.2 के लिए, इसने कुछ अपडेट किए।

मूल प्राक्कथन: कुछ व्यक्तिगत राय

RISC-V निर्देश सेट को पूर्णतम तक घटा दिया गया है। निर्देशों की संख्या को कम करने, कोडिंग को सामान्य करने आदि पर बहुत ध्यान दिया जाता है। अतिसूक्ष्मवाद की इस इच्छा के कारण झूठी ओथोगोनलिटी हो गई है (जैसे कि संक्रमण, कॉल और रिटर्न के लिए एक ही निर्देश का पुन: उपयोग करना) और अनिवार्य क्रियाशीलता, जो आकार और मात्रा दोनों को बढ़ाती है। निर्देश।

उदाहरण के लिए, यहाँ C कोड है:

int readidx(int *p, size_t idx) { return p[idx]; } 

यह एक सरणी को अनुक्रमित करने का एक सरल मामला है, एक बहुत ही सामान्य ऑपरेशन है। यह x86_64 का संकलन है:

 mov eax, [rdi+rsi*4] ret 

या एआरएम:

 ldr r0, [r0, r1, lsl #2] bx lr // return 

हालाँकि, RISC-V के लिए, निम्नलिखित कोड आवश्यक है:

 slli a1, a1, 2 add a0, a1, a1 lw a0, a0, 0 jalr r0, r1, 0 // return 

सरलीकरण आरआईएससी-वी अधिक निर्देशों को निष्पादित करके डिकोडर (यानी, सीपीयू फ्रंट-एंड) को सरल करता है। लेकिन पाइप लाइन की चौड़ाई को मापना एक कठिन समस्या है, जबकि थोड़ा (या जोरदार) डिकोडिंग करते समय अनियमित निर्देश अच्छी तरह से लागू होते हैं (मुख्य कठिनाई तब उत्पन्न होती है जब निर्देश की लंबाई निर्धारित करना मुश्किल होता है: यह विशेष रूप से कई उपसर्गों द्वारा निर्धारित x86 निर्देश में स्पष्ट है)।

निर्देशों के सेट का सरलीकरण सीमा में नहीं लाया जाना चाहिए। रजिस्टर मेमोरी की एक शिफ्ट के साथ रजिस्टर और रजिस्टर करना कार्यक्रमों में एक सरल और बहुत ही सामान्य निर्देश है, और प्रोसेसर के लिए इसे प्रभावी ढंग से लागू करना बहुत आसान है। यदि प्रोसेसर सीधे निर्देश को लागू करने में सक्षम नहीं है, तो इसे अपने घटकों में तोड़ना अपेक्षाकृत आसान हो सकता है; यह सरल ऑपरेशन के अनुक्रमों के विलय की तुलना में बहुत सरल समस्या है।

हमें CISC प्रोसेसर के "जटिल" विशिष्ट निर्देशों के बीच अंतर करना चाहिए - जटिल, शायद ही कभी इस्तेमाल किए जाने वाले और अक्षम निर्देश - "कार्यात्मक" निर्देशों से लेकर CISC और RISC प्रोसेसर तक सामान्य हैं, जो ऑपरेशन के एक छोटे अनुक्रम को जोड़ते हैं। उत्तरार्द्ध का उपयोग अक्सर और उच्च प्रदर्शन के साथ किया जाता है।

औसत दर्जे का कार्यान्वयन

• लगभग असीमित विस्तार। यद्यपि यह RISC-V का लक्ष्य है, यह एक खंडित, असंगत पारिस्थितिकी तंत्र बनाता है जिसे अत्यधिक सावधानी के साथ प्रबंधित किया जाना चाहिए।
  
• उसी निर्देश ( JALR ) का उपयोग कॉल के लिए, और रिटर्न के लिए, और रजिस्टर-अप्रत्यक्ष शाखाओं के लिए किया जाता है, जहां शाखा भविष्यवाणी के लिए अतिरिक्त डिकोडिंग की आवश्यकता होती है
  
  • कॉल: Rd = R1
    
  • वापसी: Rd = R0 , Rs = R1
    
  • अप्रत्यक्ष संक्रमण: Rd = R0 , Rs transition R1
    
  • (अजीब संक्रमण: Rd R0 , Rd R1 )
• रिकॉर्डिंग फ़ील्ड की एक चर लंबाई के साथ एन्कोडिंग स्वयं-सिंक्रनाइज़िंग नहीं है (यह अक्सर पाया जाता है - उदाहरण के लिए, x86 और थम्ब -2 के साथ एक समान समस्या - लेकिन यह कार्यान्वयन और सुरक्षा दोनों के साथ विभिन्न समस्याओं का कारण बनता है, उदाहरण के लिए, रिवर्स-ओरिएंटेड प्रोग्रामिंग, यानी आरओपी हमले )
  
• RV64I को सभी 32-बिट मानों के लिए एक चरित्र विस्तार की आवश्यकता है। यह इस तथ्य की ओर जाता है कि 64-बिट रजिस्टरों के ऊपरी आधे हिस्से को मध्यवर्ती परिणामों को संग्रहीत करने के लिए उपयोग करना असंभव हो जाता है, जिससे रजिस्टरों के ऊपरी आधे हिस्से का अनावश्यक विशेष प्लेसमेंट होता है। यह शून्य के साथ विस्तार का उपयोग करने के लिए अधिक इष्टतम है (क्योंकि यह स्विच की संख्या कम कर देता है और आमतौर पर "शून्य" बिट को ट्रैक करके अनुकूलित किया जा सकता है जब ऊपरी आधे को शून्य के रूप में जाना जाता है)
  
• गुणन वैकल्पिक है। हालांकि तेज गुणा ब्लॉक छोटे क्रिस्टल पर काफी पर्याप्त क्षेत्र पर कब्जा कर सकते हैं, आप हमेशा थोड़ा धीमी सर्किट का उपयोग कर सकते हैं जो सक्रिय रूप से कई गुणा चक्र के लिए मौजूदा ALU का उपयोग करते हैं।
  
• LR / SC आवेदनों की एक सीमित सबसेट के लिए सख्त प्रगति की आवश्यकताएं हैं। हालांकि यह प्रतिबंध काफी सख्त है, यह संभावित रूप से छोटे कार्यान्वयन के लिए कुछ समस्याएं पैदा करता है (विशेषकर कैश के बिना)
  
  • यह कैस अनुदेश के लिए प्रतिस्थापन की तरह लगता है, नीचे टिप्पणी देखें
• मेमोरी स्टिकी बिट्स एफपी और राउंडिंग मोड एक ही रजिस्टर में हैं। यदि राउंडिंग मोड को बदलने के लिए RMW ऑपरेशन किया जाता है, तो यह FP चैनल के क्रमांकन की आवश्यकता है।
  
• FP निर्देश 32, 64 और 128-बिट परिशुद्धता के लिए एन्कोड किए गए हैं, लेकिन 16-बिट नहीं (जो 128 बिट्स की तुलना में हार्डवेयर में बहुत अधिक सामान्य है)
  
  • यह आसानी से तय किया जा सकता है: 0b10 आयाम का कोड मुफ़्त है।
    
  • अद्यतन: दशमलव प्लेसहोल्डर संस्करण 2.2 में दिखाई दिया, लेकिन कोई आधा सटीक प्लेसहोल्डर नहीं है। मन समझ से बाहर है।
• एफपी रजिस्टर फ़ाइल में जिस तरह से एफपी मूल्यों का प्रतिनिधित्व किया जाता है वह परिभाषित नहीं है, लेकिन अवलोकन योग्य (लोड / स्टोर के माध्यम से)
  
  • एमुलेटर लेखक आपसे नफरत करेंगे
    
  • आभासी मशीनों का प्रवास असंभव हो सकता है
    
  • अपडेट: संस्करण 2.2 के लिए व्यापक NaN-मुक्केबाजी मूल्यों की आवश्यकता है

बीमार

• कोई शर्त कोड नहीं हैं, और इसके बजाय तुलना-और-शाखा विवरण का उपयोग किया जाता है। यह अपने आप में एक समस्या नहीं है, लेकिन परिणाम अप्रिय हैं:
  
  • एक या दो रजिस्टर विनिर्देशकों को एन्कोड करने की आवश्यकता के कारण सशर्त शाखाओं में कोडिंग स्थान को कम करना
    
  • सशर्त पसंद नहीं (बहुत अप्रत्याशित बदलाव के लिए उपयोगी)
    
  • कैरी-ओवर या उधार के साथ कोई कैरी-ओवर / घटाव नहीं
    
  • (ध्यान दें कि यह अभी भी आदेशों के सेट से बेहतर है जो सामान्य रजिस्टर में झंडे लिखते हैं, और फिर प्राप्त झंडे पर स्विच करें)
• ऐसा लगता है कि unprivileged ISA में उच्च परिशुद्धता काउंटर (हार्डवेयर चक्र) की आवश्यकता होती है। व्यवहार में, उन्हें एप्लिकेशन प्रदान करना तृतीय-पक्ष चैनलों पर हमलों के लिए एक उत्कृष्ट वेक्टर है
  
• गुणा और भाग एक ही विस्तार का हिस्सा हैं, और ऐसा लगता है कि यदि एक को लागू किया जाता है, तो दूसरे को भी होना चाहिए। गुणन विभाजन की तुलना में बहुत सरल है, और अधिकांश प्रोसेसर पर सामान्य है, लेकिन विभाजन नहीं है।
  
• बुनियादी अनुदेश सेट वास्तुकला में कोई परमाणु निर्देश नहीं हैं। मल्टी-कोर माइक्रोकंट्रोलर अधिक सामान्य हो रहे हैं, इसलिए एलएल / एससी जैसे परमाणु निर्देश सस्ती हैं (एकल [मल्टी-कोर] प्रोसेसर के भीतर न्यूनतम कार्यान्वयन के लिए, केवल 1 प्रोसेसर स्टेट बिट की आवश्यकता है)
  
• LR / SC अधिक जटिल परमाणु निर्देशों के समान विस्तार में हैं, जो छोटे कार्यान्वयन के लिए लचीलेपन को सीमित करता है
  
• सामान्य परमाणु निर्देश ( LR / SC नहीं) CAS आदिम शामिल नहीं हैं
  
  • CmpHi:CmpLo एक निर्देश की आवश्यकता से बचने के लिए है जो पांच रजिस्टरों को CmpHi:CmpLo ( CmpHi:CmpLo , CmpHi:CmpLo , SwapHi:SwapLo ), लेकिन यह संभवतः आगे दिए गए LR / SC तुलना में कम कार्यान्वयन ओवरहेड लगाएगा, जो कि प्रदान किया गया है प्रतिस्थापन
• परमाणु निर्देशों की पेशकश की जाती है जो 32-बिट और 64-बिट मानों पर काम करते हैं, लेकिन 8-बिट या 16-बिट वाले नहीं
  
• RV32I के लिए, एक पूर्णांक और एक FP रजिस्टर फ़ाइल के बीच DP FP मान को स्थानांतरित करने का कोई तरीका नहीं है, मेमोरी के अलावा, यानी 32-बिट पूर्णांक रजिस्टरों से 64-बिट डबल-सटीक फ़्लोटिंग-पॉइंट संख्या बनाना असंभव है, आपको पहले मेमोरी और लोड करने के लिए मध्यवर्ती मान लिखना होगा उसे वहां से रजिस्टर फाइल में डाल दिया
  
• उदाहरण के लिए, RV32I में 32-बिट ADD निर्देश और RVI64 में 64-बिट ADD में एक ही एन्कोडिंग है, और RVI64 में एक और ADD.W एन्कोडिंग ADD.W । यह एक प्रोसेसर के लिए एक अनावश्यक जटिलता है जो दोनों निर्देशों को लागू करता है - इसके बजाय एक नया 64-बिट एन्कोडिंग जोड़ना बेहतर होगा।
  
• कोई MOV निर्देश नहीं। MV कमांड के mnemonic कोड को कोडांतरक द्वारा निर्देश MV rD, rS -> ADDI rD, rS, 0 । उच्च-प्रदर्शन वाले प्रोसेसर आमतौर पर बड़े पैमाने पर निर्देशों को MOV व्यवस्थित करते हुए, MOV निर्देशों का अनुकूलन करते हैं। 12-बिट ऑपरेंड के साथ एक निर्देश को RISC-V में MV निर्देश के विहित रूप के रूप में चुना गया था।
  
  • MOV की अनुपस्थिति में MOV ADD rD, rS, r0 निर्देश ADD rD, rS, r0 वास्तव में विहित MOV लिए बेहतर हो जाता है, क्योंकि इसे डिकोड करना आसान होता है, और सीपीयू में शून्य रजिस्टर (r0) वाले ऑपरेशन आमतौर पर अनुकूलित होते हैं

बहुत

• JAL संचार रजिस्टर को R0 लिए 5 बिट्स खर्च करता है, जो हमेशा R1 (या संक्रमणों के लिए R0 ) के बराबर होता है
  
  • इसका मतलब है कि RV32I 21-बिट शाखा विस्थापन का उपयोग करता है। यह बड़े अनुप्रयोगों के लिए पर्याप्त नहीं है - उदाहरण के लिए, वेब ब्राउज़र - कमांड और / या "शाखा द्वीप" के कई दृश्यों का उपयोग किए बिना।
    
  • यह कमांड आर्किटेक्चर के संस्करण 1.0 की तुलना में एक गिरावट है!
• समान रूप से सांकेतिक शब्दों में बदलना, लोड / स्टोर निर्देशों के महान प्रयास के बावजूद अलग-अलग तरीके से एन्कोड किया जाता है (केस और तत्काल फ़ील्ड परिवर्तन)
  
  • जाहिरा तौर पर, आउटपुट रजिस्टर की कोडिंग ऑर्थोगोनलिटी दो मजबूत निर्देशों के कोडिंग ऑर्थोगोनलिटी के लिए बेहतर थी। यह विकल्प थोड़ा अजीब लगता है, क्योंकि पता पीढ़ी अधिक समय महत्वपूर्ण है।
• रजिस्टर Rbase ( Rbase + Roffset ) या इंडेक्स ( Rbase + Rindex << Scale ) के साथ कोई मेमोरी लोडिंग निर्देश नहीं हैं।
  
• FENCE.I अर्थ है कि कैश के साथ या बिना पिछले सभी रिपॉजिटरी के साथ निर्देश कैश का एक पूर्ण सिंक्रनाइज़ेशन। कार्यान्वयन को बाड़ पर सभी I $ स्पष्ट करने की आवश्यकता है, या डी $ और भंडारण बफर की तलाश करें
  
• RV32I में, 64-बिट काउंटर को पढ़ने के लिए ऊपरी आधे से दो बार पढ़ने की आवश्यकता होती है, रीड ऑपरेशन के दौरान निचले और ऊपरी आधे के बीच स्थानांतरित होने के मामले में तुलना और शाखा करना
  
  • आमतौर पर, 32-बिट आईएसएएस में इस समस्या से बचने के लिए एक रीड स्पेशल पेयर रजिस्टर इंस्ट्रक्शन शामिल है।
• संकेत कोडिंग के लिए कोई वास्तुशिल्प रूप से परिभाषित स्थान नहीं है, ताकि इस स्थान से निर्देश पुराने प्रोसेसर ( NOP रूप में संसाधित) पर त्रुटि का कारण न NOP , लेकिन सबसे आधुनिक सीपीयू पर कुछ करें
  
  • शुद्ध एनओपी संकेत के विशिष्ट उदाहरण स्पिनलॉक उपज जैसी चीजें हैं
    
  • नए प्रोसेसर में अधिक परिष्कृत संकेत भी होते हैं (नए प्रोसेसर पर दृश्य साइड इफेक्ट्स के साथ; उदाहरण के लिए, x86 बॉर्डर चेक निर्देश हिंट स्पेस में एन्कोड किए गए हैं ताकि बायनेरी पिछड़े संगत रहें)