5 एनएम बनाम 3 एनएम

इंटरमीडिएट विनिर्माण प्रक्रियाएं, विभिन्न प्रकार के ट्रांजिस्टर, और कई अन्य विकल्प इलेक्ट्रॉनिक्स विनिर्माण प्रक्रिया में अनिश्चितता जोड़ते हैं।

इलेक्ट्रॉनिक्स निर्माता अत्याधुनिक निर्माण प्रक्रियाओं की अगली लहर के लिए कमर कस रहे हैं, लेकिन उनके ग्राहक भ्रमित करने वाले विकल्पों के एक समूह के साथ भ्रमित होंगे - चाहे 5 एनएम प्रक्रिया प्रौद्योगिकी का उपयोग करके चिप्स विकसित करना हो, 3 एनएम का इंतजार करना हो या बीच में कुछ चुनना हो।

3 एनएम के विपरीत, 5 एनएम का मार्ग अच्छी तरह से परिभाषित है। उसके बाद, परिदृश्य भ्रमित हो जाता है क्योंकि कारखाने मध्यवर्ती विनिर्माण प्रक्रियाओं को जोड़ते हैं, जैसे 6 एनएम और 4 एनएम। इनमें से किसी भी तकनीकी प्रक्रिया पर स्विच करना बहुत महंगा है, और लाभ हमेशा स्पष्ट नहीं होते हैं।

चिंता का दूसरा कारण सिकुड़ता हुआ विनिर्माण आधार है। सबसे उन्नत तकनीकी प्रक्रियाओं के मामले में, निर्माताओं का विकल्प छोटा है। उद्योग में कई अग्रणी निर्माता थे, लेकिन समय के साथ यह क्षेत्र लागत में तेज वृद्धि और उपयोगकर्ता आधार में कमी के कारण संकुचित हो गया। सामान्य तौर पर, कम निर्माता, प्रौद्योगिकी और मूल्य टैग के लिए कम विकल्प।

आज, सैमसंग और टीएसएमसी 7 एनएम या उससे कम की तकनीकी प्रक्रियाओं के साथ काम करने वाले केवल दो निर्माता हैं , हालांकि यह बदल सकता है। इंटेल और चीनी कंपनी SMIC उन्नत विनिर्माण प्रक्रिया विकसित कर रहे हैं। इंटेल, वाणिज्यिक उत्पादन के क्षेत्र में सबसे बड़ा खिलाड़ी नहीं है, 10 एनएम प्रक्रिया प्रौद्योगिकी के विकास के साथ समस्याओं का सामना कर रहा है। और यह स्पष्ट नहीं है कि SMIC 7 एनएम देने का प्रबंधन करेगा, क्योंकि यह विषय अभी भी अनुसंधान और विकास चरण में है (यही बात इंटेल के साथ 10 एनएम प्रक्रिया प्रौद्योगिकी के साथ होती है)।

अधिक उन्नत विनिर्माण प्रक्रियाओं के लिए, सैमसंग और TSMC फिनमिस्टर ट्रांजिस्टर का उपयोग करते हुए 7 एनएम के साथ काम करते हैं, और दोनों निर्माता इसे 5 एनएम पर जारी रखने जा रहे हैं। पारंपरिक प्लानर ट्रांजिस्टर के विपरीत, बेहतर प्रदर्शन और कम रिसाव के साथ फिनफेट तीन आयामी संरचनाएं हैं।

फिर 3 एनएम पर सैमसंग फिनफेट से नई नैनोसेट एफईटी ट्रांजिस्टर आर्किटेक्चर की ओर बढ़ेगा, जो फिनफाइट टेक्नोलॉजी का विकास है। टीएसएमसी ने अभी तक 3 एनएम के लिए अपनी योजना का खुलासा नहीं किया है, जिससे कई ग्राहक सीमित हो गए हैं। TSMC, सूत्रों के अनुसार, कई प्रकार के विकल्पों का वजन करता है, जिसमें nanolayers, nanowires और मजबूर finFETs शामिल हैं। इंटेल, टीएसएमसी, और अन्य भी उन्नत पैकेजिंग के नए रूपों पर काम कर रहे हैं, जो डाउनस्कूलिंग के संभावित विकल्पों के रूप में हैं।

हालांकि, 3 एनएम पर ट्रांजिस्टर तकनीक का आकार अलग-अलग दिशाओं में जा सकता है। finFET अभी भी खेल सकता है, लेकिन इस तकनीक को कुछ सफलताओं की आवश्यकता है। जाहिर है, इस क्षेत्र में काम करने वाले एक संगठन की विकास योजनाओं को देखते हुए, उद्योग को 3 एनएम प्रक्रिया प्रौद्योगिकी की नई वास्तुकला और 2 एनएम पर अगली मध्यवर्ती प्रक्रिया प्रौद्योगिकी के लिए संक्रमण के लिए तैयार करना होगा।

Imec में कार्यक्रम के निदेशक नाओटो होरीगुची ने कहा, "5 एनएम अभी भी अंतिम है।" - मान लीजिए कि 3 एनएम पर हम दूसरे आर्किटेक्चर के लिए FIFET से एक संक्रमण अवधि में प्रवेश करेंगे। हमें विश्वास है कि ये नैनोलयर्स होंगे। ”

Nanolayer FETs गेट-ऑल-अराउंड ट्रांजिस्टर (GAA) की वास्तुकला से संबंधित है। और यह एकमात्र विकल्प नहीं है। “उद्योग बहुत रूढ़िवादी है। होरीगुची ने कहा कि इसके प्रतिभागी फिनफेट से सीमा तक सब कुछ निचोड़ने की कोशिश करेंगे। - 3 एनएम विनिर्माण प्रक्रिया में, हमारे पास फिनफेट का उपयोग करने का अवसर है। लेकिन हमें कई बेहतर नवाचार करने की जरूरत है, इसे सामान्य रूप से सुधारें। ”

क्या चिप निर्माता 7 एनएम प्रक्रिया प्रौद्योगिकी पर बने रहेंगे, 5 एनएम, 3 एनएम या मध्यवर्ती तक प्रवास करेंगे? 7 एनएम लगभग सभी अनुप्रयोगों के लिए पर्याप्त प्रदर्शन प्रदान करता है, इसलिए यह प्रक्रिया लंबे समय तक जीवित रहेगी। बाहर कई उच्च-प्रदर्शन विकल्प हैं, और वे सभी अधिक खर्च करते हैं। और हम देखेंगे कि क्या इन प्रौद्योगिकियों को समय पर प्रदर्शित होने का समय है।


विभिन्न विनिर्माण प्रक्रियाओं के ऑपरेटिंग वोल्टेज प्लानर ट्रांजिस्टर, फिनफेट और नैनोलेयर एफईटी हैं।

उत्पादन की बर्बादी

चिप में कई ट्रांजिस्टर होते हैं जो स्विच के रूप में कार्य करते हैं। कई दशकों तक, एकीकृत सर्किट की प्रगति मूर के नियम के अनुरूप थी, जिसके अनुसार डिवाइस पर ट्रांजिस्टर का घनत्व 18 से 24 महीने की अवधि में दोगुना हो जाता है।

एक समान लय में, निर्माताओं ने ट्रांजिस्टर की उच्च घनत्व के साथ नई तकनीकी प्रक्रियाएं शुरू कीं, जिससे उद्योग को ट्रांजिस्टर की संख्या के मामले में चिप्स की लागत को कम करने की अनुमति मिली। प्रत्येक विनिर्माण प्रक्रिया में, निर्माताओं ने ट्रांजिस्टर विनिर्देशों को 0.7 गुना बढ़ाया, जिससे उद्योग को समान ऊर्जा खपत और क्षेत्र में दो गुना कमी के साथ उत्पादकता में 40% की वृद्धि हुई।

एकीकृत सर्किट उद्योग ने इस फार्मूले का पालन किया और फला-फूला। 1980 के दशक से, इसने रियायती कीमतों पर तेज पीसी के लिए मार्ग प्रशस्त किया है।

2001 तक, पहले से ही कारखानों के साथ कम से कम 18 निर्माता थे जहां वे 130 एनएम पर चिप्स का निर्माण कर सकते थे, जो उस समय एक उन्नत तकनीकी प्रक्रिया थी, आईबीएस के अनुसार। फिर भी, कई और नए निर्माता दिखाई दिए, जो अन्य लोगों के कारखानों में कस्टम-निर्मित चिप्स बना रहे थे। इसके अलावा, प्रयोगशाला निर्माण का अभ्यास उन प्रयोगशालाओं के लिए किया गया था जिन्होंने उन्हें विकसित किया था, लेकिन उनका अपना उत्पादन नहीं था।

दशक के अंत तक, उत्पादन और विनिर्माण प्रक्रियाओं की लागत में वृद्धि हुई। मूल्य वृद्धि से निपटने में असमर्थ, कई चिप निर्माताओं ने फैब लाइट मॉडल पर स्विच किया। उन्होंने घर पर कुछ चिप्स का उत्पादन किया, और बाकी आउटसोर्स किए गए थे।

समय के साथ, कम चिप निर्माताओं ने अपनी सुविधाओं पर उन्नत उपकरण बनाए। कुछ ने पूरी तरह से उत्पादन से छुटकारा पा लिया या इस व्यवसाय को छोड़ दिया।

हालांकि, 2000 के दशक में, सिलिकॉन कार्यशालाओं का एक व्यापार मॉडल दिखाई दिया। कार्यशालाएं इंटेल और अन्य प्रौद्योगिकी कंपनियों से पिछड़ गईं, लेकिन डिजाइन कंपनियों को विभिन्न प्रक्रियाओं तक पहुंच प्रदान की।

अगला बड़ा बदलाव 20 एनएम चरण में हुआ, जब पारंपरिक प्लानर ट्रांजिस्टर एक दीवार से टकराए और एक छोटे चैनल प्रभाव का सामना करना पड़ा। जवाब में, इंटेल ने 2011 में 22 एनएम पर अगली पीढ़ी के ट्रांजिस्टर प्रौद्योगिकी, एफएनएफईटी पर स्विच किया। वर्कशॉप 16/14 एनएम पर फिनफेट में बदल गया।

FinFET में प्लांटर ट्रांजिस्टर के कई फायदे हैं। “इस योजना में, संपूर्ण ट्रांजिस्टर लंबवत रूप से फैली हुई है ताकि चैनल सब्सट्रेट से ऊपर उठे, और वाल्व फिन के लगभग तीन तरफ लपेटे। वाल्व का बढ़ा हुआ संपर्क क्षेत्र लीकेज करंट के बेहतर नियंत्रण की अनुमति देता है, ”एप्लाइड मैटेरियल्स से मैट कोगनोर्न और तोशीहिको मियाशिता लिखते हैं। कोगनोर्न वैश्विक उत्पाद प्रबंधन के निदेशक हैं, और मियाशिता प्रमुख प्रौद्योगिकीविद् हैं।

FinFET भी अधिक जटिल उपकरण है, प्रत्येक बाद की तकनीकी प्रक्रिया के लिए उन्हें तैयार करना और उन्हें मापना अधिक कठिन है। नतीजतन, आर एंड डी की लागत स्वर्ग में बढ़ गई। इसलिए अब एक पूर्ण प्रक्रिया परिवर्तन की लय 18 महीने से 2.5 वर्ष या उससे अधिक हो गई है।

एकीकृत सर्किट की कीमतों में भी वृद्धि जारी है। गार्टनर के अनुसार, 28 एनएम पर एक प्लैनर डिवाइस को विकसित करने की लागत $ 10 मिलियन से $ 35 मिलियन तक भिन्न होती है। तुलना के लिए, 7 एनएम पर सिंगल-चिप सिस्टम (SoC) डिजाइन करने की लागत $ 120 मिलियन से $ 420 मिलियन तक भिन्न होती है।

गार्टनर के एक विश्लेषक सैमुअल वेन ने कहा, "विकास लागत SoC जटिलता पर बहुत निर्भर है।" - दो-तिहाई चिप के विकास में जाते हैं। बाकी सबमरीन का विकास, मास्क की लागत और बेहतर आउटपुट है। समय के साथ, डिजाइन की लागत भी गिर जाती है। ”

हालांकि, मूल्य रुझानों ने एकीकृत सर्किट की दुनिया के परिदृश्य को बदल दिया है। समय के साथ, कम कंपनियां सबसे उन्नत विनिर्माण प्रक्रियाओं के लिए चिप डिजाइन के लिए भुगतान कर सकती हैं। उनमें से कई उत्पादन के मुद्दों के लिए कार्यशालाओं पर भरोसा करते हैं।

उत्पादन की लागत में वृद्धि के साथ-साथ ग्राहकों की संख्या में कमी ने उन्नत चिप्स बनाने वाली कार्यशालाओं के परिदृश्य को प्रभावित किया। उदाहरण के लिए, 16/14 एनएम बाजार पर पांच निर्माता / कार्यशालाएं बचे हैं: GlobalFoundries, Intel, Samsung, TSMC और UMC। SMIC भी 14 एनएम प्रक्रिया प्रौद्योगिकी पर finFET के साथ काम करता है।

और 7 एनएम पर एक और संक्रमण हुआ। तकनीकी प्रक्रियाएं और उत्पादन की लागत बढ़ती रही, और निवेश पर वापसी पहले से ही सवालों के घेरे में थी। नतीजतन, GlobalFoundries और UMC ने पिछले साल 7 एनएम प्रोसेस तकनीक विकसित करने की कोशिश बंद कर दी थी। दोनों कंपनियां 16/14 एनएम बाजार में काम करना जारी रखती हैं।

आगे और विकसित करने की कोशिश करते हुए, सैमसंग और टीएसएमसी 7 एनएम और उसके आगे की ओर पूरी गति से दौड़ते हैं। कई देरी के बाद, इंटेल की योजना 2019 के मध्य में 10 एनएम और 7 ग्राम पर उत्पादन शुरू करने की है। इस बीच, SMIC, किसी भी समय सीमा का वादा नहीं करता है।

लेकिन सभी कार्यशाला ग्राहकों को उन्नत विनिर्माण प्रक्रियाओं की आवश्यकता नहीं होती है। 28 एनएम चिप्स के लिए एक संपन्न बाजार है। "यह सब उत्पाद की विशेषताओं पर निर्भर करता है," वेन ऑफ गार्टनर ने कहा। - कुछ उत्पादों को अधिकतम प्रदर्शन की आवश्यकता होती है। डेवलपर्स अभी भी पुरानी तकनीकी प्रक्रियाओं का उपयोग कर सकते हैं। और उन अनुप्रयोगों के लिए चिप्स जिन्हें उच्च प्रदर्शन की आवश्यकता नहीं है, वे एन -1 और एन -2 निर्माण प्रक्रियाओं पर रह सकते हैं। ”

दूसरे उसकी प्रतिध्वनि करते हैं। “कितनी कंपनियां आर्थिक दृष्टिकोण से नवीनतम सिलिकॉन का खर्च उठा सकती हैं? उनकी संख्या घट रही है। अत्यंत उच्च प्रदर्शन की आवश्यकता वाले बाजारों में, ऐसी आवश्यकता हमेशा रहेगी। लेकिन आपूर्ति श्रृंखला में, संस्करणों के संदर्भ में, बीच में एक टूटना बनता है। सबसे अधिक मांग वाले ग्राहकों को 7, 5 और संभवतः किसी दिन 3 एनएम पर तकनीकी प्रक्रियाओं की आवश्यकता होती है। लेकिन बाकी सब थोड़ा धीमा हो गया, ”यूएमसी में व्यवसाय प्रबंधन के उपाध्यक्ष वाल्टर यून ने कहा।

लेकिन कुछ मामलों में, सबसे उन्नत चिप्स की आवश्यकता है - ये सर्वर और स्मार्टफोन हैं। एआई चिप्स से संबंधित नए स्टार्टअप्स का एक समुद्र भी है। कई कंपनियां मशीन लर्निंग और डीप लर्निंग के लिए चिप्स डिजाइन करती हैं।

“कोई भी तर्क नहीं देता है कि आज की तुलना में 10 गुना तेजी से गिनती करने की आवश्यकता हमेशा गैर-तकनीकी बाजारों में भी व्यावसायिक रूप से उपयोगी और प्रतिस्पर्धी होगी। गहरी सीखने की तकनीक की ये सभी अनूठी उपलब्धियां इस बात का प्रमाण हैं। D2S के निदेशक अकी फुजीमुरा ने कहा कि कंप्यूटर की बढ़ती शक्ति के अनुरोधों का कोई अंत नहीं है।

"कंप्यूटिंग शक्ति की मांगों ने कई प्रमुख बदलावों का अनुभव किया है - पहले यह GPU था, और बाद में - गहन शिक्षा," फुजीमुरा ने कहा। - डीप लर्निंग उपयुक्त पैटर्न खोजने के लिए एक विशाल तकनीक है, और तंत्रिका नेटवर्क को प्रशिक्षित करना लगातार अनुकूलन का कार्य है। अब जब दुनिया डेटा की एक बड़ी मात्रा के प्रसंस्करण के लिए एक तंत्र के साथ आई है और इसे तार्किक निष्कर्ष के लिए सक्षम कार्यक्रम के रूप में उपयोगी जानकारी में बदल रही है, उपलब्ध डेटा की मात्रा के साथ आवश्यक गणनाओं की संख्या बढ़ रही है। और चूंकि सभी क्षेत्रों में डेटा की मात्रा तेजी से बढ़ रही है, कंप्यूटिंग शक्ति के लिए आवश्यकताओं को कम से कम गहरी शिक्षा के क्षेत्र में महत्वपूर्ण रूप से बढ़ने की गारंटी है। "

क्या एआई चिप्स को 5 एनएम या उससे अधिक की तकनीकी प्रक्रियाओं की आवश्यकता नहीं है, लेकिन कंप्यूटिंग शक्ति में वृद्धि के लिए निश्चित रूप से आवश्यकताएं हैं। लेकिन इन तकनीकी प्रक्रियाओं में प्रवास एक आसान या सस्ती प्रक्रिया नहीं बनती है।

5 एनएम बनाम 3 एनएम

इस बीच, 2018 की शुरुआत में TSMC एक और मील के पत्थर पर पहुंच गई, 7 एनएम प्रक्रिया प्रौद्योगिकी का उपयोग करने वाली दुनिया की पहली निर्माता बन गई। बाद में सैमसंग 7 एनएम की दौड़ में शामिल हो गया। IC नॉलेज और TEL से मिली जानकारी के अनुसार 7 nm पर चिप्स के निर्माण की प्रक्रिया मुख्य रूप से finFET पर आधारित है, और इसमें 56 से 57 एनएम के गेट स्टेप और 40 nm पर मेटल कंडक्टर्स [मेटल पिच] रखने का न्यूनतम चरण के साथ चिप्स का निर्माण होता है।

7 एनएम के पहले संस्करण में, TSMC ने 193 एनएम विसर्जन लिथोग्राफी और कई पैटर्निंग का उपयोग किया। इस वर्ष TSMC ने चरम पराबैंगनी लिथोग्राफी (EUV) का उपयोग करके 7 एनएम का नया संस्करण जारी करने का वादा किया है। EUV प्रक्रिया चरणों को सरल करता है, लेकिन यह एक महंगी तकनीक है और इसमें कठिनाइयों का अपना सेट है।

टीएसएमसी 2020 की पहली छमाही में रिलीज के लिए अपनी नई 5 एनएम प्रक्रिया प्रौद्योगिकी तैयार कर रहा है। 5 एनएम पर टीएसएमसी से नई तकनीक 7 एनएम की तुलना में 15% तेज होगी, और 30% कम ऊर्जा की खपत करेगी। अगले साल आने वाली 5 एनएम प्रोसेस टेक्नोलॉजी का दूसरा संस्करण 7% तेज होगा। दोनों संस्करण EUV का उपयोग करेंगे।

TSMC पहले ही 5 एनएम पर ऑर्डर प्राप्त कर रहा है। "बड़े ऑर्डर Apple, HiSilicon और Qualcomm से अपेक्षित हैं," IBS के निदेशक हैंडेल जोन्स ने कहा। "सब्सट्रेट की मात्रा 2020 की चौथी तिमाही तक 40,000 - 60,000 प्रति माह होगी।"

TSMC के लिए 5 एनएम पर संक्रमण की गति 7 एनएम से कम है। सबसे पहले, 5nm एक पूरी तरह से नई प्रक्रिया है, जिसमें अद्यतन EDA उपकरण और पेटेंट हैं। इसके अलावा, यह अधिक महंगा है। गार्टनर के अनुसार, औसतन 5 एनएम पर एक उपकरण विकसित करने की लागत $ 210 मिलियन से $ 680 मिलियन तक भिन्न होती है।

कुछ चिप निर्माता 5nm जितना पैसा खर्च किए बिना 7nm से दूर होना चाहते हैं। इसलिए, TSMC ने हाल ही में एक नई 6 एनएम प्रक्रिया प्रौद्योगिकी शुरू की है, जो सस्ती है, लेकिन कुछ समझौतों के साथ।

"N6 और N5 की संख्या अलग-अलग नहीं लगती है, लेकिन वास्तव में यह अंतर बड़ा है," पिछली बैठक में TSMC के निदेशक एस.एस. - N5 पर, N7 की तुलना में, तार्किक घनत्व में 80% की वृद्धि हुई है। N6 की तुलना में N7 केवल 18% है। जैसा कि आप देख सकते हैं, तार्किक घनत्व और ट्रांजिस्टर की दक्षता के बीच एक बड़ा अंतर है। नतीजतन, एन 5 चिप की कुल बिजली खपत कम है। N5 पर स्विच करने के कई लाभ हैं। लेकिन एन 5 एक पूर्ण तकनीकी प्रक्रिया है, और ग्राहकों को इसके लिए नए उत्पादों को विकसित करने में समय लगता है। एन 6 की सुंदरता यह है कि अगर उनके पास पहले से ही एन 7 के तहत एक परियोजना है, तो उन्हें बहुत कम प्रयास करना होगा। वे एन 6 में अपग्रेड कर सकते हैं और कुछ लाभ प्राप्त कर सकते हैं। और उत्पाद और बाजार की विशेषताओं के आधार पर ग्राहक तय करेंगे कि क्या करना है। ”

इस बीच, सैमसंग ने 5 एनएम को रोल आउट किया, जो 2020 की पहली छमाही में दिखाई देगा। 7 एनएम की तुलना में, सैमसंग की नई 5 एनएम प्रक्रिया प्रौद्योगिकी में एफआईएफईटी 25% तर्क संघनन और 20% कम बिजली की खपत, या 10% अधिक गति देता है।

सैमसंग ने एक नई 6 एनएम प्रक्रिया प्रौद्योगिकी भी पेश की, जिससे ग्राहकों को एक और विकल्प मिला। "6nm में 7nm के साथ स्केलेबिलिटी का लाभ है और बौद्धिक संपदा का पुन: उपयोग करता है," रयान ली ने सैमसंग पर कार्यशालाओं के लिए विपणन के उपाध्यक्ष ने कहा। और सैमसंग की योजनाओं में पहले से ही 4 एनएम प्रक्रिया प्रौद्योगिकी का विकास है। अब तक, इस तकनीक पर व्यावहारिक रूप से कोई खुली जानकारी नहीं है।

5 एनएम के बाद, पूर्ण-निर्मित विनिर्माण प्रक्रियाओं की संख्या में 3 एनएम की लागत होती है। लेकिन 3 एनएम wimps के लिए नहीं है। आईबीएस के अनुसार, 3 एनएम प्रक्रिया प्रौद्योगिकी के लिए एक उपकरण विकसित करने की लागत $ 500 मिलियन से $ 1.5 बिलियन तक है। विकास प्रक्रिया की लागत $ 4 बिलियन से $ 5 बिलियन और उत्पादन - $ 15 से $ 20 तक भिन्न होती है। IBS के जोन्स ने कहा, "3 एनएम ट्रांजिस्टर की लागत 5-25 एनएम की उपलब्धता से 20-25% अधिक होनी चाहिए।" "हम दक्षता में 15% की वृद्धि और 5 एनएम फिनफेट की तुलना में ऊर्जा की खपत में 25% की कमी की उम्मीद कर सकते हैं।"

सैमसंग 3 एनएम प्रक्रिया प्रौद्योगिकी विकसित करने की योजना की घोषणा करने वाली एकमात्र कंपनी है। इसके लिए, कार्यशाला परिपत्र ट्रांजिस्टर, नैनोलयर्स की वास्तुकला पर स्विच करेगी। TSMC ने अभी तक योजनाओं का खुलासा नहीं किया है, यही वजह है कि कुछ का मानना ​​है कि कंपनी पीछे है। "3nm पर, सैमसंग 2021 में वॉल्यूम उत्पादन में प्रवेश करने की अत्यधिक संभावना है," जोन्स ने कहा। "TSMC सैमसंग को बनाए रखने की कोशिश करके विकास को गति देता है।"

3 एनएम पर, टीएसएमसी ने नैनोलेयर एफईटी, नैनोवायर एफईटी और यहां तक ​​कि एफएनएफईटी की जांच की। फिनफेट तकनीक का विस्तार करने के तरीकों में से एक चैनलों में उच्च गतिशीलता सामग्री का उपयोग करना है, अर्थात् जर्मनी। आज के फाइनफेट डिवाइस चैनलों में सिलिकॉन या सिलिकॉन-जर्मेनियम (SiGe) का उपयोग करते हैं। जर्मेनियम के प्रवेश को बढ़ाकर, आप चैनल की गतिशीलता बढ़ा सकते हैं - अर्थात, डिवाइस के माध्यम से इलेक्ट्रॉनों के पारित होने की गति। और यहाँ समस्या दोष प्रबंधन है।

फिनफेट तकनीक का विस्तार समझ में आता है। 3 एनएम पर finFET 5 एनएम से एक संक्रमण मार्ग प्रदान करता है। हालांकि, समस्याएं हैं। सैद्धांतिक रूप से, फिनफेट तकनीक एक मृत अंत में चलती है जब फिन की चौड़ाई 5 एनएम तक पहुंच जाती है, जो वर्तमान स्थिति के करीब है। "आज हम NMOS के लिए दो और एक मानक सेल में PMOS के लिए तीन फिन का उपयोग करते हैं," Imec से होरिगुची ने कहा। - 3 एनएम के महत्वपूर्ण पहलुओं में से एक यह है कि हमें मानक सेल डिजाइन के लिए सिंगल-फिन आर्किटेक्चर पर स्विच करने की आवश्यकता है। एक एकल फिन को अच्छी तरह से काम करना चाहिए। N3 को finFET तकनीक का विस्तार करने के लिए, हमें एक एकल फिन की शक्ति में सुधार करने और पृष्ठभूमि स्पुरसिआ को कम करने के लिए एक विशेष तकनीक की आवश्यकता है। "

फिनफेट की उच्च गतिशीलता के अलावा, अगला विकल्प जीएए है। 2017 में, सैमसंग ने मल्टी ब्रिज चैनल FET (MBCFET) को 3 एनएम के लिए पेश किया। MBCFET - नैनोलेयर FET। सैमसंग का ट्रायल MBCFET 2020 में उपलब्ध होगा।

नैनोलेयर चिप्स का फिनफेट पर लाभ होता है। FIFET में, शटर तीन तरफ से फिन के चारों ओर झुकता है। नैनोलेयर्स में, शटर फिन के चार तरफ स्थित होता है, जो वर्तमान पर अधिक नियंत्रण देता है।

5 एनएम की तुलना में, सैमसंग के नैनोलेयर एफईटी तार्किक क्षेत्र दक्षता में 45% की वृद्धि और बिजली की खपत में 50% की कमी या गति में 35% की वृद्धि प्रदान करते हैं। "फिनफेट संरचना की मापनीयता पर अपनी सीमाएं हैं, क्योंकि आपूर्ति वोल्टेज 0.75 वी से नीचे नहीं किया जा सकता। नैनोलयर्स के उपयोग के साथ हमारा नवाचार वोल्टेज को 0.7 वी से कम मान को कम करता है," सैमसंग सैमसंग ने कहा।

कई प्रकार की GAA प्रौद्योगिकियाँ हैं, जिनमें नैनोलेयर FET और nanowire FET शामिल हैं। GAA ही finFET के बाद अगला कदम है। इस प्रणाली में, फिनफेट इसके किनारे पर स्थित है, और फिर क्षैतिज टुकड़ों में विभाजित है। मोहरे चैनल बनाते हैं। शटर सामग्री प्रत्येक परत के चारों ओर लपेटती है।

नैनोवायर एफईटी की तुलना में, इस तरह के सर्किट में व्यापक चैनल हैं, अर्थात् उच्च उत्पादकता और उत्तेजना वर्तमान है। "नेनोलायर्स में अधिक प्रभावी चौड़ाई है," इमेक होरिगुची ने कहा। "Nanowires इलेक्ट्रोस्टैटिक्स के साथ बहुत बेहतर करते हैं।" लेकिन उनका क्रॉस सेक्शन बहुत छोटा है। यह प्रभावी चैनल चौड़ाई के संदर्भ में लाभ नहीं देगा। ”

जीएए आर्किटेक्चर में कई मुद्दे हैं। आमतौर पर वे 5 एनएम पर फिनफेट की तुलना में बहुत कम वृद्धि देते हैं। इस तकनीक का उपयोग करके चिप्स बनाना काफी मुश्किल है।

लैम रिसर्च के उपाध्यक्ष और तकनीकी निदेशक रिचर्ड गोटशॉ ने कहा, "अगली पीढ़ी जीएए 3 एनएम और उससे नीचे विनिर्माण की जटिलता का एक और स्तर जोड़ती है ।" - पहली नज़र में, यह एक संशोधन की तरह लग रहा है। हालाँकि, आवश्यकताओं में वृद्धि हो रही है और इस GAA वास्तुकला की जटिलता finFET की तुलना में काफी अधिक है। "

नैनोलेयर चिप्स के उत्पादन की प्रक्रिया में, पहला कदम सब्सट्रेट पर SiGe और सिलिकॉन की पतली वैकल्पिक परतों की नियुक्ति है। “हमें सिलिकॉन, सिलिकॉन-जर्मेनियम, सिलिकॉन का ढेर मिलता है। हम इसे सुपरलैटिस कहते हैं, ”हाल ही में एक साक्षात्कार में एप्लाइड मैटेरियल्स में मुख्य इंजीनियरिंग अधिकारी, नामसून किम ने कहा। "जर्मेनियम सामग्री होने के कारण, आपको इसे इन्सुलेशन की एक अच्छी परत प्रदान करने की आवश्यकता है।"

कम से कम, पैक में SiGe की तीन परतें और तीन सिलिकॉन शामिल होना चाहिए। फिर छोटे शीट संरचनाओं को पैक पर लागू किया जाता है। उसके बाद, खांचे के साथ इन्सुलेशन बनता है, और फिर आंतरिक डिवाइडर।

फिर, SiGe परतों को सुपरलैटिस से हटा दिया जाता है, जिससे सिलिकॉन परतें उनके बीच एक खाली जगह के साथ निकल जाती हैं। प्रत्येक सिलिकॉन परत डिवाइस में शीट या चैनल का आधार बनाती है। फिर आपको शटर बनाने के लिए एक उच्च ढांकता हुआ स्थिर सामग्री के साथ आवेदन करना होगा। “नैनोवायरों के बीच न्यूनतम दूरी है। बहुत छोटा। समस्या यह है कि काम की मोटाई की धातु वहां रखी जाए।

जीएए तकनीक बनाने के लिए उद्योग ने वर्षों से काम किया है, लेकिन अभी भी कुछ समस्याएं हैं। "मुख्य लोगों में से एक परजीवी समाई है," किम ने कहा। - यदि आप मुझसे पूछते हैं कि जीएए तकनीक की मुख्य समस्याएं क्या हैं, तो उनमें से दो हैं। आंतरिक डिवाइडर और सब्सट्रेट इन्सुलेशन। "

आगे क्या है?

जीएए तकनीक या नैनोलेयर्स कब तक पर्याप्त हैं? “नैनोलयर्स अगली प्रक्रिया प्रौद्योगिकी के दो या तीन जीवित रहेंगे। कार्यशालाएँ एन 3 पर नैनोलयर्स बना सकती हैं। अगली पीढ़ी सुनिश्चित करने के लिए है। और इसके बाद, आपको नैनोलेयर्स या आर्किटेक्चर के एकीकरण को बदलना पड़ सकता है। लेकिन यह अभी भी नैनोलेयर आर्किटेक्चर होगा, ”इमेक से होरीगुची ने कहा।

उद्योग उन्नत विनिर्माण प्रक्रियाओं में GAA और finFET प्रौद्योगिकियों को बेहतर बनाने के तरीके तलाश रहा है। GAA डिवाइस वर्तमान में फ़ाइनफ़ेट पर थोड़ा लाभ प्रदान करते हैं। उदाहरण के लिए, पिछले इमेक नैनो-चिप में, गेट कदम 42 एनएम था, और मेटल कंडक्टर रखने के लिए न्यूनतम कदम 21 एनएम था। इसकी तुलना में, 5 एनएम पर फिनफेट में 48 एनएम का गेट पिच और 28 एनएम के धातु कंडक्टर की एक न्यूनतम पिच हो सकती है।

प्रयोगशाला में, Imec ने चैनल में GAA और जर्मेनियम के डबल स्टैक के साथ एक पी-टाइप सेमीकंडक्टर डिवाइस की मापनीयता का प्रदर्शन किया। एक एक्सटेंशन-फ्री सर्किट का उपयोग करते हुए, Imec ने लगभग 25 एनएम के गेट की लंबाई के साथ एक nanowire विकसित किया है। इसे नैनोलेयर्स के लिए अनुकूलित किया जा सकता है। पिछले संस्करण के साथ, तार का आकार 9 एनएम है।

जर्मेनियम 5 एनएम प्रक्रिया प्रौद्योगिकी के बाहर फिनफेट का उपयोग जारी रखने में भूमिका निभा सकता है। Imec ने रिकॉर्ड उच्च Gmsat / SSsat और PBTI के साथ Ge nFinFET दिखाया। उच्च ढांकता हुआ सामग्री के प्रतिस्थापन में सुधार करके उन्हें हासिल किया गया था।

हम यह भी देखेंगे कि क्या फिनफेट तकनीक को 3 एनएम तक विस्तारित किया जा सकता है। यह भी स्पष्ट नहीं है कि नैनोलेयर चिप्स समय पर दिखाई देंगे या नहीं। इस बदलते परिदृश्य में कई अज्ञात और अनिश्चितताएं हैं, और स्थिति को स्पष्ट करने के लिए कोई समय सारिणी नहीं है।