CS-1 कंप्यूटर आरेख से पता चलता है कि अधिकांश विशाल "प्रोसेसर-ऑन-प्लेट" वेफर स्केल इंजन (WSE) को शक्ति और ठंडा करने के लिए समर्पित है। फोटो: सेरेब्रस सिस्टम

अगस्त 2019 में, सेरेब्रस सिस्टम्स और इसके निर्माण भागीदार TSMC ने कंप्यूटर प्रौद्योगिकी के इतिहास में सबसे बड़ी चिप की घोषणा की। 46,225 mm² और 1.2 ट्रिलियन ट्रांजिस्टर के क्षेत्र के साथ, वेफर स्केल इंजन (WSE) चिप सबसे बड़ा GPU (21.1 बिलियन ट्रांजिस्टर, 815 mm²) की तुलना में लगभग 56.7 गुना बड़ा है।

स्केप्टिक्स ने कहा कि प्रोसेसर विकसित करना सबसे मुश्किल काम नहीं है। लेकिन यहां बताया गया है कि यह वास्तविक कंप्यूटर में कैसे काम करेगा? दोषपूर्ण कार्य का प्रतिशत क्या है? क्या शक्ति और शीतलन की आवश्यकता होगी? ऐसी मशीन की लागत कितनी होगी?

ऐसा लगता है कि सेरेब्रस सिस्टम और टीएसएमसी के इंजीनियर इन समस्याओं को हल करने में सक्षम थे। 18 नवंबर, 2019 को सुपरकंप्यूटिंग 2019 सम्मेलन में, उन्होंने आधिकारिक तौर पर CS-1 का अनावरण किया, "मशीन सीखने और कृत्रिम बुद्धिमत्ता के क्षेत्र में कंप्यूटिंग के लिए दुनिया का सबसे तेज कंप्यूटर।"

CS-1 की पहली प्रतियां ग्राहकों को पहले ही भेजी जा चुकी हैं। उनमें से एक यूएस डिपार्टमेंट ऑफ एनर्जी के आर्गनने नेशनल लेबोरेटरी में स्थापित है, जिसमें एक यूएसए में नए इंटेल जीपीयू आर्किटेक्चर पर अरोरा मॉड्यूल से सबसे शक्तिशाली सुपर कंप्यूटर की असेंबली शुरू होगी। एक अन्य ग्राहक लिवरमोर नेशनल लेबोरेटरी था।

400,000 कोर वाले प्रोसेसर को मशीन लर्निंग और आर्टिफिशियल इंटेलिजेंस के क्षेत्र में कंप्यूटिंग के प्रसंस्करण के लिए डेटा केंद्रों के लिए डिज़ाइन किया गया है। सेरेब्रस का दावा है कि कंप्यूटर एआई सिस्टम को मौजूदा उपकरणों की तुलना में अधिक कुशलता से आदेश देता है। प्रदर्शन CS-1 "सैकड़ों GPU आधारित सर्वरों के सैकड़ों" किलोवाट का उपभोग करने के बराबर है। इसी समय, यह सर्वर रैक में केवल 15 इकाइयों पर कब्जा कर लेता है और लगभग 17 किलोवाट खपत करता है।


WSE प्रोसेसर। फोटो: सेरेब्रस सिस्टम

सेरेब्रस सिस्टम्स के सीईओ और सह-संस्थापक एंड्रयू फेल्डमैन कहते हैं, CS-1 "दुनिया का सबसे तेज AI कंप्यूटर है।" उन्होंने इसकी तुलना Google के TPU समूहों से की और कहा कि प्रत्येक "10 रैक लेता है और एकल CS-1 इंस्टॉलेशन के एक तिहाई प्रदर्शन को प्रदान करने के लिए 100 किलोवाट से अधिक खपत करता है।"


कंप्यूटर CS-1। फोटो: सेरेब्रस सिस्टम

बड़े तंत्रिका नेटवर्क सीखना एक मानक कंप्यूटर पर सप्ताह लग सकते हैं। 400,000 कोर और 1.2 ट्रिलियन ट्रांजिस्टर के प्रोसेसर चिप के साथ CS-1 को स्थापित करना मिनटों या कुछ सेकंड में यह कार्य करता है, IEEE स्पेक्ट्रम लिखता है । हालांकि, सेरेब्रस ने MLPerf परीक्षणों जैसे उच्च प्रदर्शन बयानों का परीक्षण करने के लिए वास्तविक परीक्षण परिणाम प्रदान नहीं किए । इसके बजाय, कंपनी ने संभावित ग्राहकों के साथ सीधे संपर्क स्थापित किया - और सीएस -1 पर तंत्रिका नेटवर्क के अपने स्वयं के मॉडल को प्रशिक्षित करने की अनुमति दी।

यह दृष्टिकोण असामान्य नहीं है, विश्लेषकों का कहना है: "हर कोई अपने स्वयं के व्यवसाय के लिए विकसित किए गए अपने स्वयं के मॉडल का प्रबंधन करता है," मूर इनसाइट्स एंड स्ट्रेटीज में एक कृत्रिम बुद्धि विश्लेषक कार्ल फ्रंड ने कहा। "यह केवल एक चीज है जो ग्राहकों के लिए मायने रखती है।"

कई कंपनियां एआई के लिए विशेष चिप्स विकसित कर रही हैं, जिसमें इंटेल, क्वालकॉम जैसे पारंपरिक उद्योग के प्रतिनिधि, साथ ही यूएस, यूके और चीन के विभिन्न स्टार्टअप शामिल हैं। Google ने विशेष रूप से तंत्रिका नेटवर्क के लिए एक चिप विकसित की है - एक टेंसर प्रोसेसर, या टीपीयू। कई अन्य निर्माताओं ने सूट का पालन किया। एआई सिस्टम मल्टी-थ्रेडेड मोड में काम करते हैं, और टोंटी के बीच डेटा स्थानांतरित हो रहा है: "चिप्स कनेक्ट करना वास्तव में उन्हें धीमा कर देता है और बहुत ऊर्जा की आवश्यकता होती है," लॉस एंजिल्स के कैलिफोर्निया विश्वविद्यालय में एक प्रोफेसर सुब्रमण्यन अय्यर बताते हैं , जो इसमें माहिर हैं। कृत्रिम बुद्धि के लिए विकासशील चिप्स। उपकरण निर्माता कई अलग-अलग विकल्प तलाश रहे हैं। कुछ इंटरप्रोसेस कनेक्शन का विस्तार करने की कोशिश कर रहे हैं।

तीन साल पहले स्थापित, सेरेब्रस स्टार्टअप, जिसे उद्यम वित्तपोषण में $ 200 मिलियन से अधिक प्राप्त हुआ, ने एक नया दृष्टिकोण प्रस्तावित किया है। विचार एक विशाल चिप पर सभी डेटा को बचाने के लिए है - और इस तरह से गणनाओं को गति देता है।



संपूर्ण माइक्रोकिरिट प्लेट को 400,000 छोटे वर्गों (कोर) में विभाजित किया गया है, यह देखते हुए कि उनमें से कुछ भी काम नहीं करेगा। चिप को दोषपूर्ण क्षेत्रों के चारों ओर मार्ग करने की क्षमता के साथ डिज़ाइन किया गया है। प्रोग्रामेबल कर्नेल SLAC (स्पार्स लीनियर बीजगणित कोर) को रैखिक बीजगणित के लिए अनुकूलित किया जाता है, अर्थात, वेक्टर अंतरिक्ष में गणना के लिए। कंपनी ने स्पार्स वर्कलोड (शून्य युक्त) के तहत कंप्यूटिंग प्रदर्शन में सुधार करने के लिए "स्पार्सिटी हार्वेस्टिंग" तकनीक भी विकसित की, जैसे कि गहरी शिक्षा। वेक्टर स्पेस में वैक्टर और मैट्रीस में आमतौर पर बहुत सारे शून्य तत्व (50% से 98% तक) होते हैं, इसलिए पारंपरिक जीपीयू पर, अधिकांश गणना बर्बाद हो जाती है। इसके विपरीत, एसएलएसी पूर्व फ़िल्टर अशक्त डेटा को कोर करता है।

कोर के बीच संचार झुंड प्रणाली द्वारा प्रति सेकंड 100 पेटाबिट्स के थ्रूपुट के साथ प्रदान किया जाता है। हार्डवेयर मार्ग, विलंबता को नैनोसेकंड में मापा जाता है।

कंप्यूटर की लागत को नहीं कहा जाता है। स्वतंत्र विशेषज्ञों का मानना ​​है कि असली कीमत शादी के प्रतिशत पर निर्भर करती है। इसके अलावा, वास्तविक नमूनों में चिप का प्रदर्शन और कितने कोर चालू हैं, विश्वसनीय रूप से ज्ञात नहीं हैं।

सॉफ्टवेयर

सेरेब्रस ने CS-1 सिस्टम के सॉफ्टवेयर भाग के बारे में कुछ विवरणों की घोषणा की है। सॉफ्टवेयर उपयोगकर्ताओं को मानक ढांचे जैसे कि PyTorch और TensorFlow का उपयोग करके अपने स्वयं के मशीन लर्निंग मॉडल बनाने में सक्षम बनाता है। प्रणाली तब तंत्रिका नेटवर्क की परतों में 400,000 कोर और 18 गीगाबाइट SRAM मेमोरी चिप पर वितरित करती है ताकि सभी परतें अपने पड़ोसियों (अनुकूलन कार्य) के रूप में एक ही समय में अपना काम पूरा करें। परिणामस्वरूप, सूचना को बिना किसी देरी के सभी परतों द्वारा संसाधित किया जाता है। 12-पोर्ट 100-गीगाबिट ईथरनेट I / O सबसिस्टम के साथ, CS-1 प्रति सेकंड 1.2 टेराबाइट डेटा की प्रक्रिया कर सकता है।

सेरेब्रल ग्राफ कम्पाइलर (CGC) द्वारा एक अनुकूलित निष्पादन योग्य प्रतिनिधित्व (सेरेब्रस रैखिक बीजगणित मध्यवर्ती प्रतिनिधित्व, सीएलएआईआर) के लिए स्रोत तंत्रिका नेटवर्क का रूपांतरण किया जाता है। कंपाइलर ग्राफ़ के प्रत्येक भाग के लिए कंप्यूटिंग संसाधन और मेमोरी आवंटित करता है, और फिर उनकी तुलना कंप्यूटिंग सरणी से करता है। फिर, संचार पथ की गणना प्रत्येक नेटवर्क के लिए अद्वितीय, प्लेट की आंतरिक संरचना के अनुसार की जाती है।


प्रोसेसर कोर द्वारा एक तंत्रिका नेटवर्क के गणितीय संचालन का वितरण। फोटो : सेरेब्रस

डब्ल्यूएसई के विशाल आकार के कारण, एक तंत्रिका नेटवर्क की सभी परतें एक साथ उस पर स्थित होती हैं और समानांतर में काम करती हैं। सेरेब्रस कहते हैं, यह डब्लूएसई के लिए अद्वितीय है - किसी भी अन्य डिवाइस में एक चिप पर सभी परतों को फिट करने के लिए पर्याप्त आंतरिक मेमोरी नहीं है। एक चिप पर पूरे तंत्रिका नेटवर्क की नियुक्ति के साथ इस तरह की वास्तुकला अपने उच्च थ्रूपुट और कम विलंबता के कारण भारी लाभ प्रदान करती है।

सॉफ्टवेयर कई कंप्यूटरों के लिए अनुकूलन कार्य कर सकता है, जिससे कंप्यूटर का क्लस्टर एक बड़ी मशीन के रूप में कार्य कर सकता है। 32 CS-1 कंप्यूटरों का क्लस्टर प्रदर्शन में लगभग 32 गुना वृद्धि दर्शाता है, जो बहुत अच्छी मापनीयता को इंगित करता है। फेल्डमैन का कहना है कि यह GPU-आधारित क्लस्टर से अलग है: “आज, जब आप GPU का एक क्लस्टर बनाते हैं, तो यह एक बड़ी मशीन की तरह व्यवहार नहीं करता है। आपको बहुत सारी छोटी कारें मिलती हैं। ”

प्रेस विज्ञप्ति में कहा गया है कि आर्गनेन नेशनल लेबोरेटरी दो साल से सेरेब्रस के साथ काम कर रही है: "सीएस -1 को तैनात करके, हमने नाटकीय रूप से तंत्रिका नेटवर्क के प्रशिक्षण की गति को बढ़ा दिया, जिससे हमें अपने शोध की उत्पादकता बढ़ाने और महत्वपूर्ण सफलता प्राप्त करने की अनुमति मिली।"

CS-1 के लिए पहले भार में से एक ब्लैक होल और गुरुत्वाकर्षण तरंगों की टक्कर का एक न्यूरल नेटवर्क सिमुलेशन होगा, जो इस टकराव के परिणामस्वरूप बनाए जाते हैं। इस कार्य के पिछले संस्करण ने थीटा सुपर कंप्यूटर के 1024 में 4392 नोड्स पर काम किया।