Tren dalam mendesain FPGA. Terjemahan

Ini bukan tahun pertama Wilson Research Group meneliti tren di FPGA dan ASIC. Menurut penelitian, Anda dapat menentukan vektor utama pengembangan dan perubahan yang terjadi di dunia logika yang dapat diprogram.

Benih

Di Habré, dan di tempat lain, Anda jarang dapat menemukan informasi tentang analisis pasar pengembangan FPGA. Tidak jelas apa dan bagaimana perubahannya, meskipun tampaknya ada banyak perubahan dan minat di pasar. Orang-orang jauh dari FPGA dan mereka mendengar tentang pembelian Altera oleh Intel.

Jadi mengapa tidak ada informasi? Posting ini dirancang untuk memperbaiki semuanya dan menertibkan dan memperjelas jajaran perangkat keras. Dan masih berusaha menyelesaikan holivar antara pendukung Verilog / SystemVerilog dan VHDL.

Namun ... inilah poin utama pada FPGA, jika Anda membutuhkan ASIC - ada tautan ke sumber di footer. Jika ada banyak minat - Anda dapat menulis posting terpisah.

Mari kita mulai

Sebagian besar peserta dalam survei adalah perancang elektronik (perancang perangkat keras), insinyur verifikasi (insinyur verifikasi).

Studi ini mengungkapkan kecenderungan untuk meningkatkan jumlah prosesor tertanam dalam proyek FPGA sejak 2014 (meningkat dari 56% menjadi 59%).

Peningkatannya bisa diabaikan. Dan jelas mengapa. Proyek yang menggunakan prosesor tertanam menambah kerumitan verifikasi karena interaksi perangkat keras dan perangkat lunak, serta kebutuhan untuk mengimplementasikan antarmuka yang kompleks.

Pasar untuk FPGA SoC yang dapat diprogram seperti ZYNQ dari Xilinx, Arria / Cydone dari Altera (Intel) dan SmartFusion dari Microsemi sedang berkembang. Implementasi proyek dengan prosesor terintegrasi telah disederhanakan secara signifikan dan sekarang 36% proyek FPGA dirilis pada chip ini.


Seiring dengan ini, pangsa proyek menggunakan antarmuka standar pada sebuah chip bukannya yang eksklusif semakin meningkat. Pertumbuhan AMBA disebabkan oleh fakta bahwa pada chip di atas, sebagai aturan, prosesor bawaan adalah ARM. Ya, dan standar terbuka.

Sekarang tentang verifikasi

48% dari waktu yang dihabiskan untuk proyek ini dikhususkan untuk verifikasi. Nilai ini tumbuh. Jadi, misalnya, pada 2014, verifikasi mengambil 46%, dan pada 2012 - 43% dari waktu proyek.
Jika Anda melihat waktu rata-rata yang dihabiskan insinyur verifikasi untuk berbagai tugas yang terkait dengan proyek tertentu, kami akan melihat bahwa mereka menghabiskan sebagian besar waktu untuk menemukan dan memperbaiki kesalahan. Biasanya, waktu ini berbeda secara signifikan dari proyek ke proyek.


Data berikut akan membantu menjelaskan kepada manajer mengapa Anda belum menyelesaikan proyek tepat waktu :)

Jika Anda menyelesaikan proyek Anda untuk jangka waktu satu setengah kali lebih tinggi dari yang direncanakan, Anda akan jauh dari pengecualian (sekitar setiap proyek kesepuluh akan dikirimkan dengan cara itu).
Selama atau sebelum batas waktu, hanya 35% dari proyek diselesaikan.


Sebagai aturan, jeda waktu disebabkan oleh fakta bahwa 78% proyek memiliki kesalahan "sulit". Setidaknya 30% proyek memiliki satu kesalahan dan ketergantungan dari jumlah proyek pada jumlah kesalahan memiliki bentuk distribusi Rayleigh.

Jenis kesalahan dalam proyek FPGA dapat dikategorikan dari yang paling populer ke yang lebih kecil. Kesalahan paling populer yang membutuhkan proyek untuk diproses adalah kesalahan logis atau fungsional, kemudian kesalahan waktu, dalam sirkuit analog-ke-digital, kesalahan dalam file firmware untuk prosesor, dll.

Penyebab utama kesalahan dalam logika dan fungsionalitas proyek adalah:


1. Kesalahan dalam desain, 2. Perubahan dalam spesifikasi, 3. Dokumentasi yang tidak benar atau tidak lengkap, 4. Kesalahan dalam blok IP / pihak ketiga mereka / testbenches dan elemen lain dari proyek.

Pernyataan, cakupan fungsional dan kode, dan simulasi terbatas secara acak semakin banyak digunakan sebagai alat pengujian:



47% proyek diadaptasi untuk verifikasi asersi sebagai strategi verifikasi kode.

Bahasa HDL dan banyak lagi

Bahasa yang digunakan untuk desain RTL .

Ada penurunan jumlah kode VHDL dalam proyek. Dan ini adalah tren global. Tetapi penurunan ini kurang relevan untuk pengembang Eropa, di mana proyek-proyek FPGA 79% ditulis dalam VHDL, ketika rata-rata dunia adalah 62%.


Bahasa yang digunakan dalam tes

Di sini, pemimpin yang tidak perlu adalah SystemVerilog. Tapi di sini pengembang Eropa sangat berbeda dari yang lain di dunia. Di Eropa, VHDL digunakan untuk verifikasi dalam 66% kasus, sedangkan SystemVerilog di 41%.


Jadi VHDL entah bagaimana hidup. Tidak jelas, tentu saja, mengapa di Eropa statistik berbeda dari yang global. Mungkin ini karena belajar di universitas. Meskipun di sisi lain saya harus freelance dan ada pesanan mahasiswa Amerika, dan hampir semuanya dari mereka menggunakan VHDL.

Itu saja.

Semoga artikel ini bermanfaat bagi Anda.

Baca lebih lanjut di sini -

Sumber FPGA:

Waktu
Dua
Tiga

Sumber ASIC:

Waktu
Dua
Tiga