这不是Wilson研究小组研究FPGA和ASIC趋势的第一年。 根据研究，您可以确定可编程逻辑领域中发生的主要发展和变化向量。
种子
在Habré和其他地方，您很少能找到有关FPGA开发市场分析的信息。 尽管似乎有很多变化和对市场的兴趣，但尚不清楚变化的方式和方式。 人们远离FPGA，他们听说了Intel收购Altera。
那么为什么没有信息呢？ 这篇文章旨在修复所有问题，并为硬件队伍带来秩序和清晰度。
仍在努力完成Verilog / SystemVerilog和VHDL支持者之间的冲突。但是...如果您需要ASIC，这里是FPGA的要点-页脚中有指向源的链接。 如果有很多兴趣-您可以写一篇单独的文章。
让我们开始吧
该调查的大多数参与者是电子设计师（硬件设计师），验证工程师（验证工程师）。
该研究表明，自2014年以来，FPGA项目中嵌入式处理器的数量有增加的趋势（从56％增加到59％）。
增长微不足道。 很清楚为什么。 使用嵌入式处理器的项目由于硬件和软件的相互作用以及实现复杂接口的需要而增加了验证的复杂性。
可编程SoC FPGA的市场正在增长，例如Xilinx的ZYNQ，Altera（Intel）的Arria / Cydone和Microsemi的SmartFusion。 使用集成处理器的项目的实施已大大简化，现在在这些芯片上发布了36％的FPGA项目。
伴随着这种情况，使用片上标准接口而不是专有接口的项目所占的份额正在增加。 AMBA的增长是由于以下事实：在上述芯片中，通常内置处理器是ARM。 是的，该标准是开放的。
现在关于验证
在该项目上花费的时间中有48％用于验证。 这个价值正在增长。 因此，例如，在2014年，验证花费了46％，在2012年-花费了项目时间的43％。
如果您查看验证工程师花费在与特定项目相关的各种任务上的平均时间，我们会发现他们花费大部分时间来查找和修复错误。 通常，这个时间因项目而异。
以下数据将有助于向经理解释为什么您没有按时完成项目：)
如果您完成项目的时间比计划高出一半半，那么您将远离例外（大约每十分之一的项目都会以这种方式交付）。
在截止日期之前或之前，仅完成了35％的项目。
通常，时间延迟是由于78％的项目存在“困难”错误这一事实造成的。 至少有30％的项目存在一个错误，并且项目数量对错误数量的依赖性具有瑞利分布的形式。
FPGA项目中的错误类型可以从最流行到更少。 需要处理项目的最常见错误是逻辑或功能错误，然后是时序错误，模数电路错误，处理器固件文件错误等。
项目逻辑和功能中的错误的主要原因是：
1.设计错误，2。规范更改，3。文档不正确或不完整，4。它们或第三方IP块/测试平台以及项目其他元素中的错误。
断言，功能和代码覆盖率以及随机有限的仿真正越来越多地用作测试工具：
47％的项目适用于断言验证作为代码验证策略。
HDL语言及更多
用于RTL设计的语言 。
项目中的VHDL代码数量有所减少。 这是全球趋势。 但是，这种下降与欧洲开发人员的关系不大。欧洲开发人员使用VHDL编写的FPGA项目占79％，而世界平均水平为62％。
测试中使用的语言在这里，无可争议的领导者是SystemVerilog。 但是在这里，欧洲开发商与世界其他地区截然不同。 在欧洲，有66％的案件使用VHDL进行验证，而有41％的案件使用SystemVerilog。
因此，VHDL还活着。 当然，尚不清楚为什么欧洲的统计数据与全球统计数据不同。 也许这是由于在大学学习。 尽管另一方面，我必须是自由职业者，而且有美国学生的命令，而且几乎所有学生都在VHDL上。
仅此而已。
我希望这篇文章对您有用。
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