CXL联盟
引入了一个新的开放标准-Compute Express Link（
CXL ）。 这将有助于组织处理器与其他设备（GPU，FPGA和内存）之间的高速通信。 CXL 1.0基于PCIe 5.0接口，该接口
有望在今年成为规范。 让我们讨论该解决方案的技术细节和类似物。
/维基媒体/ CINECA / CC BY为什么需要新标准
处理和加密大量数据的需求，人工智能系统和MO算法的发展导致异构解决方案的普及。 在其中，通用处理器与加速器一起工作-图形处理器，FPGA和ASIC芯片。 每个组件都专门执行特定任务，从而提高了系统性能。
当处理大量数据时（例如，在数据中心中），用于在异构组件之间交换信息的通道有时会成为“瓶颈”。 为了
最大程度地减少延迟 ，CXL联盟（包括云提供商和数据中心设备开发人员）引入了Compute Express Link标准。
对标准的了解
它基于PCI Express 5.0接口，旨在连接服务器组件。 这意味着该标准将
支持 16条线上计算元素之间的带宽高达128 GB / s。 在这种情况下，将使用在PCI Express 3.0中
实现的经济型128b / 130b编码。
在示意图上，连接可以表示如下：
CXL
具有三种接口方法。 第一个是用于传输命令和更新设备状态的I / O模式。 第二个是用于在主机和加速器之间共享RAM的内存协议。 第三个是确保内存一致性的接口。
我们在公司博客中写的内容：
潜在和不利因素
PCIe 5.0总线专门设计用于解决需要最大吞吐量的问题-与图形处理器，网络技术和高负载系统配合使用。 因此，CXL开发人员期望机器学习机构和数据中心运营商对新标准有所需求。 由于该技术是GPU，FPGA，ASIC和其他加速器的“
基础 ”，因此很可能不会在用户PC的体系结构中使用。
IT界认为，新标准可能不会被广泛采用。 由于行业中有
足够的类似标准和规范，例如CCIX和GenZ（我们将在下面讨论它们）。 标准的广泛适应可能会因其分布模型而受到阻碍。 尽管Compute Express Link是开放标准，但只有
联盟成员才能访问其完整规范。 虽然尚不清楚它们发布后是否会在市场上相互竞争。
/维基媒体/ 生物医学核磁共振 / CC BY-SA相似标准
如上所述，CXL有几个类似物，包括GenZ和CCIX。
GenZ总线规范
被称为 “ PCIe的可能的后续产品”，于2018年2月
发布 。大约50家大型IT公司参与了其开发。 创建标准的目的与CXL的目标没有什么不同-可以提高处理器，内存和图形卡之间的数据交换速度。
该联盟的代表
认为 ，Gen-Z绕过了PCIe中
存在的点对点通信限制，并直接寻址内存。 该规范已经准备好，并且
已在财团的网站上公开发布。
CCIX是另一个
包括知名公司的
财团 。 同名标准的第一个
规范于2018年夏天
发布 。它基于PCIe 4.0，可实现25 GB / s的吞吐量。
Xilinx已经在其
Versal FPGA芯片上实现了基于第一个CCIX规范的架构概念。 在不久的将来，其他市场参与者也计划引入CCIX，其中一些已经
提交了测试实现。
标准的未来
至少有两个财团在规格开发速度上
领先于 CXL。 但是，PCIe 5.0标准的优势可能会帮助CXL领先于竞争对手，并成为处理器和异构系统制造商的行业标准。 基于该技术的设备
将有助于加快数据中心和云中数据的处理速度，并将在AI系统和HPC解决方案的开发中找到应用。
我们在哈布雷（Habré）博客上还需要阅读的内容：