统一打击战斗机F-35机载MPS的硬件组件

现代军用航空的优先重点是高质量的态势感知，因此现代战斗机是高科技传感器的飞行群。 来自这些传感器的信息由车载微处理器系统（MPS）收集，处理并呈现给用户。 昨天，使用了HPEC混合动力（包括CPU，GPU和FPGA）来实现它。 今天，为了实现它，使用了单芯片SoC系统，该系统除了将所有组件组装在一个芯片组上之外，还组织了一个芯片内网络（NoC），以替代传统的数据传输主干网。 明天，当SoC系统变得更加成熟时，可以预料到多态纳米电子学的到来，这将大大提高生产率并降低淘汰率。

引言

如果在第4代战斗机时代，战斗优势的指标是高速和经济能耗，那么在第5代战斗机时代，战斗优势首先是通过态势感知的质量来衡量的。 [6]因此，现代战斗机是各种各样的高科技传感器的飞行群，总共提供“ 360度态势感知”。 [5]从这些传感器收集信息，其处理以及飞行员可消化的性能需要巨大的计算能力。

所有这些计算都必须在船上完成，因为来自整个传感器群（摄像机，雷达，紫外线和红外传感器，激光雷达，声纳等）的输入数据流的总强度超过外部高速通信通道的带宽至少1000倍。 [2]机载信号处理也很有吸引力，因为它允许飞行员实时接收相关信息。

“表达的可消化性”是指所有信息，无论多么不同，都应被合成为一个单独的“敌对行为的戏剧图景” [9]，对它的解释不应变成令人费解的分析任务（就像过去那样）战斗机模型，飞行员必须同时监视十几个显示器）。

高性能集成系统

戏剧制作的责任，或者更正式地说，解决这一复杂难题的责任在于机载MPS，它不仅具有高性能，还应提供足够低的SWaP（尺寸，重量和功耗），这本身就是一个“常绿问题”。 ”。 [8]如今，在这方面流行的（但不是最先进的）解决方案是使用位于一个封装中的三个不同的处理器：CPU，GPU和FPGA。 此混合动力的既定名称是HPEC（高性能集成系统）。 [2]成功实现的关键是混合的，成功实施的MPS架构，该架构具有每个处理器的最佳特性，并绕过了它们的弱点。 HPEC体系结构的目标是实现协同效应-当最终混合系统的性能大大超过其组成部分的总体性能时。 T.O. 混合体系结构在一个程序包中组合了几种不同类型的处理器。 这个想法是，如果您充分利用每个单独组件的优势，则可以构建高级HPEC系统，这将导致出色的性能，并且他们的孩子将成为baby-SWaP。 [10]让我们更详细地考虑HPEC体系结构的三个组成部分。

HPEC混合示例

FPGA的优势在于，算法是在硬件上实现的，众所周知，这种实现总是更快。 此外，FPGA以相对较低的时钟速度（大约数百MHz）运行，每个时钟周期可以执行数以万计的计算，并且功耗仍然比GPU低得多。 FPGA的响应时间也很难与之匹敌（GPU可以提供数百纳秒与十微秒的竞争时间）。 还值得注意的是，现代FPGA具有动态重新配置的能力：它们可以即时进行重新编程（无需重新启动和停止）-使算法适应不断变化的工作条件。 因此，FPGA（例如Xilinx）非常适合对从传感器接收的数据进行初级处理。 它过滤来自传感器的原始信息，并传递到更压缩的有用流中。 FPGA在这里是必不可少的，因为同质数据流的处理也很容易并行化，而正是这种数据流是FPGA的领先者。

FPGA当前是军用航空MPS最关键子系统的核心：机载控制计算机，导航系统，机舱显示器，制动系统，机舱温度和压力调节器，照明设备以及飞机发动机控制单元。 [14] FPGA还是F-35等“统一打击战斗机”（JSF）上“集成航空电子模块”（IMA）的机载网络通信，电光制导系统和其他类型的资源密集型计算的核心。 [5]

GPU （例如Nvidia Tesla）-适用于具有密集数学和浮点运算的算法的并行处理。 它比FPGA和CPU更好。 GPU的大规模并行设计（由数百个内核组成）使您处理并行算法的速度比CPU快得多。 当然，FPGA也擅长并行处理，但在涉及浮点运算的地方却不是。 仅FPGA本身就不知道如何做，而现代GPU每秒可提供数万亿个浮点运算-例如，这对于诸如缝合数个千兆像素视频流之类的任务非常有用。

多核CPU （例如Intel Core i7）非常适合认知处理。

因此，利用所有处理器的最佳特性并绕过它们的弱点，您可以实现非凡的计算能力。 此外，HPEC中可以包含其他专用处理器，以实现更高的性能。 例如，要解决车载导航系统的问题，可以使用PPU（物理处理单元）-一种物理计算的硬件加速器，已针对固体，液体和软体的动力学，碰撞检测，有限元分析，对象故障分析和处理进行了优化。等 [11]专用处理器的其他示例包括用于雷达信号处理的硬件加速器[1]和用于图形分析的硬件加速器[12]，这对于处理“大数据”将是必不可少的。 在可预见的将来-由于硬件成本的降低和其开发过程的简化-预计将出现各种各样的硬件加速器，这些硬件加速器将补充“计算主要元素的定期系统”，[10]因此，工程设计的炼金工艺将变得更加有效。

在一个芯片组上缩小MPS

因此，我们研究了HPEC架构，该架构能够以相当低的SWaP水平提供高性能。 但是，在这方面有一个更高级的解决方案：SoC概念，其本质是将整个微处理器系统放在一个芯片组上 。 SoC将处理器可编程性与FPGA硬件可配置性结合在一起，提供了无与伦比的系统性能，灵活性和可扩展性。

在这方面朝着软件组件的重大转变，使得创建功能不断增加，尺寸和成本不断减少的多功能系统成为可能。 可重编程组件的使用还可以对旧系统进行更便宜，更快速的更新-无需对其体系结构进行每一次增量改进的硬件更新，这对军事工业而言尤其重要。

典型的SoC系统包括：

• 微控制器，多核CPU或DSP内核；
• 存储块，可以选择：ROM，RAM，EEPROM和闪存；
• 计时器，包括发生器和锁相环；
• 外围设备，包括计时器，实时计时器，开机和复位发生器；
• 外部接口，包括通用接口：USB，FireWire，以太网，USART和SPI；
• 模拟接口，包括DAC和ADC模块；
• 稳压器和电源管理电路；
• 数据传输总线，上述所有块都通过该数据传输总线交换信息；
• 位于外部接口和内存之间的DMA控制器，使您可以绕过处理器内核交换数据，从而提高SoC的吞吐量。

如此大规模的SoC集成的新趋势是“片内网络”（NoC），它的出现的最后一根稻草是八核处理器的日益普及。 这个概念建议放弃传统的数据传输总线，并用芯片内网络代替它们 。 例如，Arteris Inc使用NoC概念来管理芯片内流量并交换控制信号，从而显着提高了吞吐量。 [7]

Arteris Inc的SoC系统架构

结论

总结一下高性能系统，尤其是SoC，作为当今最受欢迎的代表，我们可以说嵌入式计算系统的小型化发展非常迅速，它对体系结构和系统功能的影响是如此之大。设计工程师可能需要数年的时间才能将这种先进的单芯片概念集成到他们的解决方案中。 另外，由于开发SoC系统的努力主要是为了使硬件尽可能快地过时，因此它们倾向于主导可重编程组件。 因此，我们有理由相信，明天的纳米电子产品将具有完全定制的能力，因此，硬件和软件设计之间的界限将被完全消除。 [7]实际上，这样的事件将标志着一个新时代的开始-多态纳米电子学，它结合了诸如软件级灵活性和高性能硬件加速之类的相互矛盾的特征。 这将允许开发人员仅从其现有的软件和硬件体系结构中获得其最佳特性，并且其弱点也不容忽视（就像在设计HPEC体系结构时所做的那样），并且原则上不包括在设备的最终设计中。 同时，显着增加了达到协同效应的可能性（在HPEC体系结构的讨论中已经讨论过）。 毫无疑问，这将在提高态势意识的质量方面发挥关键作用，正如本文开头所说，今天，这是获得军事优势的关键。 不仅在领空，而且在其余的“行动剧院”。